Устройство для контроля параметров ферритовых сердечников запоминающей матрицы Советский патент 1982 года по МПК G11C29/00 

1

Изобретение относится к вычислительной технике, в частности к технологическому оборудованию для контроля ферритовых сердечников запоминающих матриц.

Известны yctpoftcTBa для контроля параметров ферритовых сердечников запоминающей матрицы tl и 23

Одно из известных устройств для контроля параметров ферритовых сердечников запоминающих матриц содержит усилитель, дискриминатор, выход которого подключен ко входу триггера, а один из входов через блок обратной связи - к выходу триггера, эталоннный,5 ферритовый сердечник, прошитый обмоткой считывания, один конец которой соединен со входом устройства, генераторы, смеситель, счетчики по числу .контролируемых параметров ферритового20 сердечника матрицы, элемент И и переключатель, входы которого соединены соответственно с другим концом обмотки считывания и выходом одного из генераторов, а выход - со входом усилителя, входы смесителя подключены соответственно к выходам усилителя и другого генератора, а выход - к другому входу дискриминатора, входы счетчиков соединены с выходом дискриминатора, а выходы через элемент И - с выходом устройства.

В этом устройстве, осуществляющем контроль методом сравнения с эталоном, применяется многократное повторение контроля каждого сердечника с аппаратурным принятием решения о его негодности, если он не удовлетворит условию контроля более, чем в 25% циклов измерения.

Недостатками устройства являются относительно большая вероятность ошибки вида ложная тревога, отсутствие аппаратурных средств, документирования результатов контроля иснижение скорости контроля и повышение его энергоемкости из-за многократного повторения циклов измерения. 396 Наличие отмеченных недостатков сви детельствует о том, что известное уст ройство не решает задачи существенного повышения эффективности контроля в отношении показателей оперативности контроля и его достоверности. Наиболее близким к предлагаемому является устройство для контроля параметров ферритовых сердечников, содержащее блок синхронизации, первый выход которого соединен со входами первого формирователя и счетчика циклов, с первыми входами блока считывания, блока сравнения, второго формирователя и выходного регистра, второй вход блока сравнения соединен с выходом входного регистра, а первый выход - со вторым входом второго формирователя, первый и второй выходы первого формирователя и выход выходного регистра являются соответственно первым, вторым и третьим выходами устрой ства, а второй вход блока считывания является входом устройства. Устройство позволяет вести кoнтpoл сердечников матрицы по четырем параметрам (в раздельных временных каналах) при двухпроводной или трехпровод ной прошивке в автоматическом режиме с аппаратурным документированием результатов контроля на бумажной ленте с помощью скоростного печатающего уст ройства. Роль оператора сведена к сме не проверяемых изделий и пуску программы .2 . Однако исключение оператора из про граммы контроля лишь частично компенсирует потерю скорости контроля из-за примененного в устройстве 16-кратного повторения проверки каждого сердечника, что не позволило существенным образом повысить эффективность работы устройства. Проблема противоречия меж ду точностью и скоростью контроля остается неразрешенной, тогда как другие возможности повышения эффективности контроля в устройстве практически исчерпаны. Таким образом, данное устройство также-не обеспечивает высокой эффективности контроля в отношении показателя быстродействия. Цель изобретения - повышение быстродействия устройства. Поставленная достигается тем, что устройство содержит управляющий триггер, первый и второй коммутаторы, сумматор-вычитатель и третий формирователь, при этом первый вход второго 04 коммутатора соединен с вторым выходом блока синхронизации, второй вход - с выходом счетчика циклов, третий вход с выходом управляющего триггера и с первыми входами первого коммутатора и третьего формирователя, а выход - с входом блока синхронизации, второй вход третьего формирователя соединен с первым выходом блока синхронизации, а выход - с первым входом сумматоравычитателя, второй вход которого подключен к выходу блока считывания, третий вход - к первому выходу блока синхронизации, а выход - к третьему входу блока сравнения, второй выход которого соединен с первым входом управляющего триггера, к вторым входам управляющего триггера и первого коммутатора подключен первый выход блока синхронизации, третий и четвертый входы первого коммутатора соответственно подключены к второму входу и выходу второго формирователя, а выход первого коммутатора соединен с вторым входом выходного регистра. На чертеже изображена функциональная схема устройства для контроля параметров ферритовых сердечников запоминающих матриц. Устройство содержит блок 1 синхронизации, счетчик 2 циклов, первый формирователь 3, блок считывания, блок 5 сравнения, входной регистр 6, второй формирователь 7, выходной регистр 8, сумматор-вычислитель 9, третий формирователь 10, первый коммутатор 11, второй коммутатор 12, управляющий триггер 13. К устройству подключается матрица 14 на ферритовых сердечниках, блок 15 сопряжения, регистратор 16. Блок 1 синхронизации предназначен для формирования программы работы устройства и согласования работы всех узлов. Счетчик 2 циклов представляет собой счетный регистр и предназначен для формирования сигнала об окончании заданного количества циклов проверки одного феррито во го сердечника. Первый формирователь 3 содержит счетчики адресов по двум координатам, дешифраторы адресов, коммутаторы и формирователи координатных токов. Он предназачен для подачи токов испытательной программы на координатные шины выбранного ферритового сердечника. Блок 4 считывания имеет в своем составе коммутатор обмоток считывания, усилитель считывания и преобразователи амплитуды. Предназначен для прие596ма считанного сигнала либо с разрядного провода, либо с обмотки считывания, усиления и преобразования его амплитуды в унитарный код. Блок 5 сравнения предназначен для сравнения амплитуды считанного сигнала и коэффициента разрушения единицы с заданными пороговыми значениями. Входной регистр 6 представляет собой тумблерные регистры для набора заданных порогов в цифровом коде. Второй формирователь 7 пред ставляет собой счетчика (по числу проверяемых, параметров) с. входной и выходной логикой и предназначен для выработки сигналов годности сердечников по проверяемому параметру при выполнении условия контроля в восьми и более циклах из 16-ти. Выходной регистр 8 предназначен для приема информации о результатах контроля непосредственно от блока 5 сравнения или от второго формирователя 7. Сумматор-вычитатель 9 представляет собой логические схемы, выполняющие операции сложения и вычитания,над унитарными кодами. Он предназначен для коррекции кода амплитуды считанного сигнала на величину необходимого в ускоренном режиме завышения требова НИИ к параметрам сердечников. Третий формирователь 10 формирует импульс на пряжения заданной длительности, с пре образованием длительности в унитарный кодо Первый коммутатор 11 и второй коммутатор 12 представляют собой вентильные схемы на 2 входа и 1 выход и предназначены для коммутации соответствующих цепей передачи сигналов. Управляющий триггер 13 предназначен для задания одного из двух вариантов программы проверки сокращенной или полной. В отличие от известных устройств, реализующих жесткую программу KOHTPOля с неизменным количеством циклов повторения проверки, в предлагаемом устройстве осуществлен более гибкий алгоритм, при котором количество циклов проверки одного ферритового сердечника определяется результатом пред варительной сокращенной проверки. При этом, с целью компенсации возможного роста количества ошибок вида пропуск .брака, сокращенная/проверка ведется при завышенных требованиях к проверяемым параметрам ферритовых сердечников. Коммутация кратности проверки, выбор способа принятия решения о год0«ности и коррекция порогов контроля выполняются автоматически и оперативно в рамках единой программы контроля. Устройство работает следующим образом. Перед началом работы значения порогов контроля по проверяемым параметрам устанавливаются оператором в соответствии с ТУ на проверяемое изделие путем набора на тумблерных регистрах значений порогов контроля во входном регистре 6. Величина коррекции порогов также выбирается и устанавливается заранее, заданием длительности корректирующего импульса третьим формирователем 10. Перед запуском программы оператор производит начальную установку все-х блоков устройства. При этом управляющий триггер 13 устанавливается в состояние, при котором второй коммутатор 12 открывает цепь подачи в блок 1 синхронизации в качестве сигнала окончания проверки одного ферритового сердечника сигнал об окончании 3-го цикла проверки с выходной логики счетчика 2 циклов проверки 2. Тем же состоянием триггера 13 на первом входе третьего формирователя 10 устанавливается сигнал, разрешающий подачу кода коррекции на вход сумматора-вычислителя 9, а на первом входе первого коммутатора 11 устанавливается сигнал, разрешающий подачу на вход выходного регистра 8 сигналов выполнения условия контроля непосредственно от блока 5 сравнения. В таком исходном состоянии запускается программа контроля. По сигналам от блока 1 синхронизации первый формирователь 3 выдает последовательность токов испытательной программы на координатные шины ферритового сердечника Н матрицы с начальным адресом. Блок t считывания принимает индицированный сигнал, усиливает его и лреобразует его амплитуду сначала во временной интервал, затем - в унитарный код. Унитарный код амплитуды считанного сигнала поступает на второй вход сумматора-вычислителя 9, где во временных каналах измерения параметров, проверяемых по минимуму, из кода амплитуды считанного сигнала вычитается код коррекции, а во временных каналах измерения параметров, проверяемых по максимуму, к коду амплитуды считанного сигнала прибавляется 79 код коррекции. В обоих случаях это эквивалентнозавышению требований к проверяемому параметру. Далее откорректированный код амплитуды считанного сигнала поступает на третий вход блока 5 сравнения, где производится его сравнение с соответствующим порогом контроля, поступающим на второй вход блока 5 сравнения от входного регистра 6. Блок 5 сравнения имеет два выхода, на первом из которых формируется сигнал выполнения условия контроля, на втором - сигнал невыполнения. Если на протяжении трех циклов до момента поступления сигнала окончания проверки одного сердечника на втором выходе блока 5 сравнения не появляется ни одного сигнала невыполнения условия контроля, то с приходом сигнала окончания проверки одного ферритового сердечника блок 1 синхронизации вырабатывает сигнал прибавления единицы к адресу и происходит переход к проверке следующего адреса в том же сокращенном режиме. Так продолжается до тех пор, пока на каком-либо адресе не выработается сигнал невыполнения условий контроля по какому-либо параметру, независимо от того, на каком из трех циклов повторения это происходит. в этом случае сигнал невыполнения условия контроля с выхода блока 5 сра внения поступает на вход управляющего триггера 13 и переводит его в состояние, противоположное исходному. В результате этого в качестве источника сигнала окончания проверки од ного ферритового сердечника к блоку 1 синхронизации вторым коммутатором 12 подается сигнал окончания 1б-го цикла от счетчика 2 циклов вместо 3-го цикла, как было до сих пор. Кроме того, изменяющимся сигналом с выхода управляемого триггера 13 запрещается выдача кода коррекции, т. е. на выходе третьего формирователя 10 устанавливается нулевой код, а сигналы с выхода блока k считывания проходят через сумматор-вычитатель 9 на вход блока 5 сравнения, и контроль с этого момен та производится при номинальных значе ниях порогов контроля для всех проверяемых параметров. Одновременно сиг. налом с выхода управляемого триггера 13 переключается первый коммутатор 11 выдавая на второй вход выходного регистра 8 сигналы с выходов второго 108 формирователя 7. Кроме того, сигналом от блока 1 синхронизации при переходе управляемого триггера 13 в новое состояние информация, принятая ранее в выходной регистр 8, аннулируется. Таким образом, в устройстве устанавливается режим полной 16-кратной проверки при номинальных требованиях к параметрам сердечников. Этот режим сохраняется до завершения проверки попавшего в него ферритового сердечника с принятием решения либо о его годности при наличии 8-ми и более сигналов выполнения условия контроля, поступающих на второй вход второго формирователя 7, либо о его дефектности в противном случае. Обнаружение брака фиксируется в выходном регистре 8 в виде отсутствия признака годности в разряде, соответствующему проверяемому параметру. Это служит сигналом для запуска блоком 15 сопряжения печатающего регистратора 16. В результате на ленте фиксируется порядковый номер, адрес и признак характера брака. По окончании проверки по полному 16-кратному циклу ферритового сердечника, отобранного в режиме сокращенной проверки, в случае выявления дефектного ферритового сердечника, сигналом от бло.ка 1 синхронизации управляемый триггер 13 возвращается в исходное состояние. С переходом к следующему адресу возобновляется режим сокращенной проверки, который продолжается до выявления следующего критического ферритового сердечника. В таком порядке проверка продолжается вплоть до последнего ферритового сердечника 14 запоминающей матрицы Величина завышения требований к параметрам ферритрвых сердечников в режиме сокращенной проверки выставляется равной 10-15 Р, где Р - стандартное отклонение нормального распределения разброса измеренных значений от истинного в канале измерения амплитуды сигнала, получаемого по даннь1м эксперимента. При этом полной проверке подвергается не более 1% от общего количества сердечников в матрице, что обеспечивает большой выигрыш в скорости контроля. Вероятность же непопадания дефектного сердечника .в число подробно контролируемых при таком завышении требований становится малой, что беспечивает достоверность контроля на уровне известного устройства. 99 Влияние возможности случайного сбо в логических схемах на результаты кон троля, как фактор более низкого поряд ка по сравнению с разбросом в канале измерения, сводится к приемлемому уровню троекратным повторением провер ки в сокращенном режиме, благодаря низкому значению исходной вероятности сбоя о Предлагаемое изобретение позволило в значительной мере преодолеть объективно существующее противоречие между точностью измерения, а следовательно, достоверностью контроля, и его скорос тью в устройствах, подобных известному, и добиться существенного повыше- . ния общей эффективности контроля. Схема устройства допускает варианты в зависимости от выбранной стратегии контроля, от способа представления -информации в канале измерения и других обстоятельств. Это касается, в частности, выбора участка измерительного тракта, на котором производится коррекция требований к параметрам ферритового сердечника, выбора соотношения количества циклов в сокра щенной и полной проверке, выбора начальных условий режима полной проверки и т, п. Так, при аналоговом представлении информации в канале измерения амплиту ды считанного сигнала для осуществления коррекции порогов контроля возмож но применение дополнительного дискриминатора с оперативной коммутацией выходов дискриминаторов по ходу выпол нения программы контроля. Формула изобретения Устройство для контроля параметров ферритовых сердечников запоминающей матрицы, содержащее блок синхронизации, первый выход которого соединен с входами первого формирователя и счетчика циклов, с первыми входами блока считывания, блока сравнения, второго формирователя и выходного ре10,10 гистра, второй вход блока сравнения соединен с выходом входного регистра, а первый выход - с вторым входом второго формирователя, первый и второй выходы первого формирователя и выход выходного регистра являются соответственно первым, вторым и третьим выходами устройства, а второй вход блока считывания является входом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит управляющий триггер, первый и второй коммутаторы, сумматор- вычитатель и третий формирователь, при этом первый вход второго коммутатора соединен с вторым выходом блока синхронизации, второй вход - с выходом счетчика циклов, третий вход с выходом управляющего триггера и с первыми входами первого коммутатора и третьего формирователя, а выход с входом блока синхронизации, второй вход третьего формирователя соединен с первым выходом блока синхронизации, а выход - с первым входом сумматоравычитателя, второй вход которого подключен к выходу блока считывания, третий вход - к первому выходу блока синхронизации, а выход - к третьему входу блока сравнения, второй выход которого соединен с первым входом управляющего триггера, к вторым входам управляющего триггера и первого коммутатора подключен первый выход блока, синхронизации, третий и четвертый входы первого коммутатора соответственно подключены к второму входу и выходу второго формирователя, а выход первого коммутатора соединен с вторым входом выходного регистра. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 63307, кл. G 11 С 29/00, 1978. 2.Стенд проверки параметров матриц запоминающих устройств ферритовых ППМ ЗУФ-БМ2.7б0.1б9о-Отчет МРП, 1975 (прототип).