Ячейка памяти на МДП транзисторах Советский патент 1982 года по МПК G11C11/40 

(54) ЯЧЕЙКА ПАМЯТИ НА АЩП ТРАНЗИСТОРАХ

Изобретение относится к вычисли тельной технике, в частности к заломи, накицим устройствам с использованием полупроводниковзых приборов. Известна ячейка памяти на МДП тран зисторах, содержащая три транзистора, соединенных, по стокам, истокам и затворам между собою UJ . Недостатком известной ячейки памяти является низкая ее надежность работ при воздействии на нее проникакяцей радиации.. Наиболее близкой изобретению является 51чейка памяти, содержащая комм тирующий, нагрузочный и ключевой тран- зисторы, причем исток коммутирующего транзистора является входом устройства сток соединен с затвором ключевого транзистора, а затвор - с тактовой щйной и затвором нагрузочного транзистора, сток которого подключен к щине питания, а исток, 1шляющийся выходбм уст ройства, соединен со стоком ключевого транзистора, исток которого подключен к щине нулевого потенциала С I Недостатком данной 5 счейки памяти является ее низкая надежность работы при воздействии на нее проникающей радиации, которая вызывает уменыиение порогового напряжения ключевого транзистора до отрицательного значения, что нарущает условия запирания ключевого транзистора р приводит к неработоспособности ячейки памяти. Целью изобретения является повыщение надежности ячейки памяти. Поставленная цель достигается тем, что в ячейку памяти вводится компенсирукяций транзистор, затвор которого соединен с тактовой щиной, а сток и исток с затвором ключевого транзистора. На фиг. 1 представлена предлагаемая ячейка памяти; на фиг. 2 - диаграммы работы. Ячейка памяти содержит коммутирующий транзистор 1, компенсирующий транзистор 2, нагрузочный транзистор 3, ключевой транзистор 4, вход 5, выход 6 тактовую шину 7, шину питания 8, шину нулевого потенциала 9, узловые емкости 1О и И. Работает ячейка следующим образом. Предположим, что на вход 5 ячейки памяти поступает уровень логической единицы Во время дейГствия тактового импульса открывается нагрузочный транзистор 3, что приводит к зарядке узловой .емкости 11 и открыванию коммутирующего транзистора 1 и зарядке узловой емкости 10 до уровня входного сигнала. В момент окончания тактового импульса коммутирующий 1 и нагрузочный 3 транзисторы закрываются. При этом задний фронт тактового импульса поступа на вход емкостного делителя, образованного емкостью затвор - канал компенсирующего транзистора 2 и узловой емкостью 10. Емкость затвор - канал компенсирующего транзистора 2 имеет величину, сравнимую с узловой емкостью 1О только в том случае, когда в компенсиру ющем транзисторе 2 существует индуцированный канал, а условием существования канала является превыщение напряже ния на затворе напряжения на истоке этого транзистора, хотя бы на величину порогового напряжения. Если это условие нарущается, то, емкость между затвором и стоком, истоком существенно уменьщается. Таким образом, измерение напря жения на тактовой шине 7 будет передаваться на узловую-емкость 1О только до тех пор, пока напряжение на тактовой щине 7 превышает напряженке на узловой емкости 10, хотя бы на величину порого вого напряжения. Поскольку в данном случае на узловой емкости 1О запомнен уровень логической единицы, который незначительно отличается от уровня тактового импул са, то к емкостному делителю будет приложено небольшое изменение напряжения, равное разности между уровнями напряжения на тактовой щине 7 и уровнем логической единицы на узловой емкости 10. Это изменение напряжения вызовет изменение напряжения на емкости 10. Однако оставшегося напряжения достаточно для поддержания ключевого транзистора 4 в открытом состоянии. При этом выходная емкость 11 разряжается через открытый ключевой транзистор 4 на шину нулевого потенциала 9 и на выходе 6 ячейки памяти усганавливается уровень логического нуля. Т еперь предположим, что. на вход 5 ячейки памяти поступает уровень логического нуля, равный потенциалу шины нулевого потенциала 9. Во время действия тактового импульса узловая емкость 10 зарядится до уровня логического нуля, а выходная емкость 11 - до уровня логи ческой единицы. В момент окончания тактового импульса коммутирующий транзистор 1 закрывается, а к емкостному делителю будет приложено изменение напряжения, равное разности уровня тактовой шины 7 и уровня логического нуля, что вызовет уменьшение напряжения на узловой емкости 10 до отрицательных значений. При этом ключевой транзистор 4 окажется закрытым даже при отрицательных значениях порогового напряжения, а на выходе 6 ячейки памяти останется запомненным уровень логической единицы. Для того, чтобы обеспечить запирание коммутирующего транзистора 1 в случае отрицательных пороговых напряжений, необходш ло уровень нуля тактового сигнала сместить в отрицательную область. Технико-экономическая эффективность изобретения заклинается в том, что по- .вышение надежности работы ячейки памяти на МДП транзисторах достигнуто за счет схемо- гехнического решения при воздействии на эту ячейку проникающей радиации, что позволило значительносократить габариты аппаратуры в сравнении с известными техническими решениями, используемыми при защите от воздействия проникающей радиации. Формула изобретения Ячейка памяти на МДП транзисторах, содержащая коммутирующий, нагрузочный и ключевой транзисторы, причем исток коммутирующего транзистора является входом устройства, сток соединен с затвором ключевого транзистора, а затвор с тактовой шиной и затвором нагрузоЧ ного транзистора, сток которого подключен к щине питания, а исток, являющийся выходом устройства, соединен со стоком ключевого транзистора, исток которого подключен к шине нулевого потенциала, отличающаяся тем, что, с целью повышения надежности ячейки, она. содержит компенсирующий транзистчэр, затвор которого соединен с

тактовой шиной, а сток и исток - с затвором ключевого транзистора.

Источники информации, принятые во внимание при экспертизе

. i

V

t