Устройство цикловой синхронизации Советский патент 1986 года по МПК H04L7/08 

Изобретение относится к области ередачи данных и может быть испольовано в синхронных системах передаи разного типа.

Цель - повышение быстродействия помехоустойчивостиI

На фиг. 1 представлена структурная электрическая схема устройства цикловой синхронизации; на фиг. 2 - схема блока проверки чередования кодов, первый вариант выполнения; на иг. 3 - то же, второй вариант выолнения .

Устройство цикловой синхронизации содержит регистр 1 сдвига, пераьй и торой дешифраторы 2 и 3, первый и второй элементы И 4 и 5, блок 6 проерки чередования кодов, элемент НЕТ 7, первый и второй накопители 8 и 9, элемент ИЛИ 10, распределитель 11 импульсов, блок 12 выделения тактовой частоты, кодовый разделитель 13, блок 6 проверки чередования кодов (первый вариант) содержит элемент ИЛИ 14, триггеры 15, элементы И 16; блок 6 проверки чередования кодов (второй вариант) содержит элемент ШШ 14, триггеры 15, первые элементы И 16, вторые элементы .И 17.

Устройство цикловой синхронизации работает следующим .образом.

Групповой цифровой сигнал (непре- рывная последовательность бинарных единиц и нулей) поступает на регистр

Iсдвига, кодовый разделитель 13 и блок 12 выделения тактовой частоты, который осуществляет выделение из группового сигнала тактовой частоты (частота телеграфирования), которая необходима для работы распределителя

IIимпульсов.

Поступающий групповой сигнал продвигается по разрядам регистра 1 .сдвига. С выхода регистра 1 сдвига комбинации принимаемых элементов со- обще;ния (посылок) ,в параллельном коде поступают на входы первого и второго дешифраторов 2 и 3. Каждая комбинация СИМВОЛОВ на входах.первого и второго дешифраторов 2 и 3, аналогичная одной из фазирующих комбинаций, вызывает формирование сигнала на вы- ходе соответствующего дешифратора 2 ипи 3.

Если устройство нах.одится в состоянии синхронизма, то отдельные сигналы с выходов первого и второго дешифраторов 2 и 3 совпадают по времени ;

с тактовым сигналом .распределителя 11 импульсов, поступаюш 1м один раз за цикл. При этом на выходах соответствующих элементов И 4 и 5 попз-

ременно (через один цикл) появляются сигналы, соответствующие по времени моменту опознания фазирующих комбинаций. Блок 6 осуществляет проверку чередования поступающих на его входы

сигналов. Сигнал на выходе блока 6 появляется только при чередовании сигналов на его входе.

При наличии сигналов в каждом цик- выходе блока 6 сигналы на выходе элемента НЕТ 7 отсутствуют. Поэтому первый накопитель 8 не заряжен и сигнал на его выходе отсутствует. Так как в случае синфазной работы сигналы на входе элемента НЕТ 7 присутствуют в казвдом цикле, а сигналы на выходе элемента НЕТ 7 отсутствуют, то второй накопитель 9 заряжается и на выходе второго накопителя 9.появляется сигнал синфазной работЬ. Этот

сигнал разрешает декодирование информации, поступающей в кодовый разделитель 13, и ее вьщачу на выход кодового разделителя 13, разрешает работу первого накопителя 8 (переводит его в режим готовности к поддержанию синфазной работы, т.е. разрешает заряд первого накопителя 8) и выдается наружу, -т.е. на другие устройства приемной части аппаратуры,

например индикацию.

Кроме того, сигналы с выхода блока 6 поступают на элемент ИЛИ 10. Выходные сигналы с выхода элемента ИЛИ 10 осуществляют запуск распределителя 11 импульсов, который управляет записью и декодированием информации в кодовом разделителе 13. Таким образом, запуск распределителя 11 импульсов осуществляется-один

раз в начале цикла принимаемого груп- повЙги сигнала в одни и те же моменты врем ени, т.е. устройство находится в состоянии синфазной работы.

Ложные синхрогруппы аналогичные фазирующим комбинациям и выделенные первым и вторым дешифраторами 2 и 3 из группового сигнала вследствие случайного сочетания нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на соответствующих входах первого и вто

рого элементов И 4 и 5„ формируемым один раз за цикл, а следовательно,

не проходят через первый и второй элементы И 4 и 5 и не участвуют в процессе работы блока 6, первого и второго накопителей 8 и 9 и распределителя 11 импульсов.

При кратковременных искажениях фазирующих комбинаций (например, из- за воздействия помех или при сбоях синхронизации в системах более высокого порядка)сигнал на выходе блока 6 временно отсутствует. В этом случае элемент НЕТ 7 оказьюается открытым и сигнал с выхода распределителя 11 импульсов, формируемый в конце цикла работы распределителя II им- пульсов (фактически при его остановке), поступает через элемент НЕТ 7 на первый и второй накопители 8 и 9. Этот сигнал сбрасывает счетную схему .второго накопителя 9 в нулевое состо яние, но уровень сигнала синфазной работы на выходе второго накопителя 9 остается, так как его сброс осуществляется лишь при поступлении сигнала сброса на выход накопителя 8.

Так как на выходе второго накопителя 9 присутствует сигнал, разрешающий работу первого накопителя 8, то сигнал с выхода элемента НЕТ 7 про- хбдит через первый накопитель 8 на вход кодового разделителя 13, одновременно заряжая первый накопитель 8 на одну единицу. Этот сигнал, проходя через элемент ИЛИ 10, запускает распределитель 11 импульсов на следующий цикл работы. Таким образом, залуск распределителя 11 импульсов проходит в тот же момент времени, что и при. наличии фазирующих комбинаций, поэтому нарушения синхронизма не происходит и устройство продолжает работу уже в состоянии поддержания синхронизма.

Кроме того, сигнал автозапуска поступает на вход кодового разделителя 13 и вьдается наружу, т.е. на другие устройства приемной части аппаратуры например индикацию. В зависимости от режима работы кодового разделителя 13 сигнал авоозапуска либо, не оказы- вает влияния на его работу, либо (режим повышенной достоверности) запрещает декодирование и вьщачу информации на выход разделителя 13.

В случае отсутствия фазирзпощих комбинаций в следующих циклах работа продолжается аналогичным образом до тех пор, пока первый накопитель 8 н

5

0 5 0 5

о Q

s 0

5

5

окажется заряженным. Появление до этого момента в.ремени сигнала йа выходе блока 6 (т.е. обнаружение комбинаций на прежних временных позициях) приводит к сбросу ранее заряженного первого накопителя 8 в нулевое состояние. Этот же сигнал через элемент ИЛИ 10 объединения проходит на распределитель 11 импульсов, запуская его. Таким образом, устройство вновь переходит в режим синфазной работы.

Если теперь вновь произойдет кратковременное пропадание фазирующих комбинаций, то работа устройства ничем не отличается от описанной, т.е. устройство вновь перейдет в режим поддержания синфазной работы.

.При отсутствии сигналов на выходе блока 6 в Ъ, подряд следующих циклах (где Ъ, - коэффициент накопления первого накопителя 8)., т.е. при заряде перв.ого накопителя 8 на его выходе формируется импульс сброса, который переводит второй накопитель 9 в нулевое состояние. В результате на его . выходе появляется нулевой уровень, а следовательно, кодовый разделитель 13 прекращает декодирование информации .и ее вьщачу на выход. Кроме того, отсутствие сигнала на выходе второго накопителя 9 закрьшает вход первого накопителя 8, т.е. выводит его из состояния готовности к поддержанию синфазной работы.

Таким образом, состояние синфазной работы устройства нарушилось и оно перешло в режим поиска синхронизма.

При этом фазирующие комбинации, содержащиеся в групповом сигнале, выделяются дешифраторами 2 и 3 и поступают через первый и второй элементы И 4 и 5 на блок 6.

В случае чередования вьвделившихся комбинаций сигнал с выхода блока 6 поступает на вход второго накопителя 9, заряжая его, и через элемент ИЛИ 10 на вход распределителя 11 импульсов, осуществляя его запуск.

,

Если обнаруженные комбинации, аналогичные фазирующим, сформируются на одних и тех же временных позициях в циклах принимаемого группового сигнала меньше, чем Ъ раза подряд (где bj - коэффициент накопления второго накопителя 9), то второй накопитель 9 продолжает оставаться раэ ряженным и сигнал синфазной работы

на его выходе отсутствует. Поэтому первый накопитель 8 не готов к поддержанию синфазной работы. В этом случае при отсутствии.сигнала на выходе блока 6 элемента НЕТ 7 оказыва- ется открытым и тактовый сигнал распределителя 11 импульсов с его выхода проходит на вход, первого накопителя 8 и сбрасьшает счетную схему второго накопителя 9 в нулевое соС- тояние. Однако из-за неготовности к работе первого накопителя 8 сигналы с выхода элемента НЕТ не проходят через первый накопитель 8 на элемент ИЛИ 10, а следовательно, запуск рас- пределителя 11 импульсов на прежних временных позициях не производится, т.е. устройство продолжает находиться в режиме поиска синхронизма и поиск фазирующих комбинаций осуществля ется на отличных от предыдущих временых позициях цикла.

иели на выходе блока 6 сигналы сформируются на одних и тех же позициях цикла Ъ раза подряд, то второй накопитель 9 заряжается и на его выходе формируется уровень сигнала синфазной работы. Таким образом, устройство переходит в режим синфазной работы. Теперь в случае искажения фазирукицих комбинаций первый накопги- тель 8 вновь пропускает сигналы с выхода элемента НЕТ 7 на элемент ИЛИ 10, т.е. осуществляется запуск распределителя П импульсов, а уст- ройство работает в режиме поддержания синхронизма.

Ф о р м у л а изобретения

I. Устройство цикловой синхронизации, содержащее первый элемент И, регистр сдвига, выходы которого подключены к входам первого дешифратора, выход которого подключен к перво ну входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, элемента НЕТ и первым входом распределителя импульсов, причем выход элемента НЕТ подключен к первому входу первого накопителя, к второму входу которого подключен выход второго накопителя, а также блок вьщеления тактовой час- тоты и кодовый разделитель, первый вход которого объединен с входами регистра сдвига и блока вьщеления . тактовой частоты, первый вьтход кото, Q 5 0 5

0

5

рого подключен к первому входу распределителя импульсов, выходы которого подключены соответственно к входам кодового разделителя, отличающееся тем, что, с целью повышения быстродействия и помехоустойчивости, в него введены второй дешифратор, блок проверки чередования кодов и элемент ИЛИ, выход которого подключен к второму входу распределителя импульсов, при этом входы второго дешифратора объединены соответственно с входами первого дешифратора, а выход второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки чередования кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередования кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопителя, второму входу элемента НЕТ, а также к первому входу второго накопителя, к .второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопителя, второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопителя и выход второго .накопителя подключены к соответствующим входам кодового разделителя.

2.Устройство по По 1, отличающееся тем, что блок проверки чередования кодов содержит элемент ИЛИ и две цепи, каждая из которых состоит из последовательно соединенных триггера и элемента И, вы- ходы каждого из которых подключены к первому входу триггера соответствующей цегГи и первому и второму входам элемента ИЛИ, при этом второй вход триггера первой цепи подключен к второму входу элемента И второй цепи

и является первым входом блока проверки чередования кодов, а второй вход триггера второй цепи подключен к второму входу элемента И первой цепи и является вторым входом блока проверки чередования кодов.

3.Устройство по п. 1, от ли - ч а ю щ ее с я тем, что второй вьгход блока выделения тактовой частоты подключен к третьему входу блока проверки чередования кодов.

4. Устройство по п. jL

отличающееся тем, что блок про7 1

верки чередования кодов содержит элемент ИЛИ и две цепи, каждая из кото- рьк состоит из последовательно соединенных триггера, первого элемента И и второго элемента И, выходы каждого из которых подключены к первым входам триггеров соответствующей цепи, при этом выходы первых элементов И каждой цепи подключены к первому и второму входам элемента ИЛИ, причем вто- рой вход триггера первой цепи подклюСоставитель г. Лерантович Редактор Л. Гратштло Техред Л. Сердюков а. Корректо А. Зимокосов

Заказ 5140/58 Тираж 624 Подписное ВНИШ1И Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская иаб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

2595048

чен к второму входу первого элемента И второй цепи и является входом блока проверки чередования кдов, а второй вход триггера второй цепи подключен к второму входу первого элемента И первой цепи и является вторым входом блока проверки Чередования кодов, третьим входом . которого являются объединенные вто

10 рые входы вторых элементов И каждой цепи.

Фиг.З

Изобретение может быть использовано в синхронных системах передачи , |данньЬс разного типа. Цель - повышение iбыстродействия и помехоустойчивости. Устройство содержит регистр сдвига 1, два дешифратора 2 и 3, два элемента И 4 и 5, блок проверки чередова- ния кодов (БПЧК) 6, элемент НЕТ 7, два накопителя 8 и 9, элемент ШШ 10, распределитель импульсов (РИ) 11, блок выделения тактовой частоты 12 и кодовый разделитель (КР) 13. Сигнап на выходе БПЧК 6 появляется только при чередовании сигналов на его входе. При наличии сигналов в каждом цикле на выходе БПЧК 6 заряжается накопитель 9 и на его выходе появляется сигнал синфазной работы. Этот сигнал разрешает декодирование информации, поступающей в КР 13 и вьщелен- ной им, а также заряд накопителя 8 и вьщается наружу. Сигналы с выходд БПЧК 6 через элемент ИЛИ 10 осущест-. вляют запуск РИ 11, который управляет записью и декодированием информации в КР 13. При отсутствии сигналов на выходе БПЧК 6, КР 13 прекращает декодирование информации и выдачу ее на выход. Если состояние синфазной работы устройства нарушается, то оно переходит в режим поиска синхронизма. Цель достигается введением дешифратора 3, БПЧК 6 и элемента ИЛИ 10. Даны варианты выполнения БПЧК 6. 3 з.п. ф-лы, 3 ил. § (/) сз