Устройство для умножения Советский патент 1983 года по МПК G06F7/49 

(Б) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

1

Изобретение относится к цифровой вычислительной технике и может быть ;использовано при построении специализированных вычислительных устройств.

Известно устройство для умножения, содержащее регистры, сумматор, матрицу модулей и блок анализа Г1 .

Известно также устройство для умножения, содержащее регистры множимого i и множителя, сумматор, матрицу модулей сложения, блок анализа знака, блок элементов И и (улок элементов 2И-ИЛИ 2.

Недостатком известных устройств является их невысокое быстродействие, которое связано с невозможностью получения результата старшими разрядами вперед.

Наиболее близким к предлагаемому является устройство, для умножения, содержащее регистр множителя, блок элементов И, блок анализа знаков, коммутатор, сумматор в избыточной

ДВОИЧНОЙ системе счисления JM регргстр результата, причем выходы регистра множителя соединены соответственно с первой группой входов блока элементов И, выход блока анализа знаков соединен с управляющим входом коммутатора, выходы которого соответственно соединены с входами сумматора в избыточной двоичной системе счисления Сз

to

Недостатком устройства являются большие затраты оборудования, обуг словленные наличием регистра множимого, двух регистров результата и многовходового. последовательного суммато15ра в избыточной системе счисления.

Цель изобретения - упрощение устройства.

Эта цепь достигается тем, что в 20 устройство для умножения,содержащеерегистр множителя, блок элементов И, блок анализа знаков, коммутатор, сумматор в избыточной двоичной системе счисления и регистр результата, причем выходы регистра множителя соеди йены соответственно с первой группо .входов блока Элементов И,выход блока анализа знаков соединен с управляющим входом коммутатора, выходы кото рого соответственно соединены с входами сумматора в избыточной системе счисления, введен комбинационный сумматор, причем шина множимого сое.динена со второй группой входов блока элементов И, выходы которого соответственно соединены с первой группой входов комбинационного сум,матора, ,.. . ,п )-ые разряды вто- . рой группы входов комбинационного сумматора соответственно соединены с выходами (п-1)младших разрядов регистра результата, входы которого соответственно соединены с информационными выходами комбинационного сумматора, выход переноса которого соединен с первым информационным входом коммутатора, выход старшего разряда регистра результата соединен со вторым информационным входом коммутатора, а выходы сумматора в избыточной двоичной системе счисления являются выходами устройства. На чертеже приведена структурная схема устройства для умножения, Устройство содержит шину 1 множителя, регистр 2 множимого, блок 3 элементов И, шину i множимого, комбинационный сумматор 5, входы 6 и 7 знаков множителя и множимого, соответственно, блок 8 анализа знаков, коммутатор 9, регистр 10 результата сумматор 11 в избыточной двоичной системе счисления, выходы 12 и 13 результата, причем выходы регистра 2 множителя соединены соответственно с первой группой входов блока 3 эле ментов И, шина множимого соединена со второй группой входов блока 3 элементов И, выходы которого соотве ственно соединены с первой группой входов комбинационного сумматора 5 (2,... ,п)-ные разрядывторой группы входов комбинационного сумматора 5 соответственно соединены с выходами (n-l) младших разрядов регистра 10 результата, входы которого соответ ственно соединены с информационными выходами комбинационного сумматора выход переноса которого соединен с первым информационным входом комМутатора 9 выход старшего разряда регистра 10 результата соединен со вторым информационным входом коммутатора 9, управляющий вход которого соединен с выходом блока 8 анализа знаков, а выходы соответственно соединены с входами сумматора 11 в избыточной двоичной системе счисления, выходы 12 и 13 которого являются выходами устройства. Устройство для умножения работает следующим образом. В начале цикла умножения регистр 10 результата устанавливается в нулевое состояние, а в регистр 2 множителя с шины 1 множителя заносится. значение множителя параллельным двоичным кодом. С входов 6 и 7 в блок 8 анализа знака подаются значения знаков множителя и множимого. Значение произведения знаков множимого и множителя с выхода блока 8 анализа знака подается на управляющий вход коммутатора 9- В каждом i-м (,2, ...,N) такте работы устройства шину k множимого значение i-ro разряда множимого, начиная со старшего разряда, подается на вторую группу вхо7 дов блока 3 элементов И, который осуществляет перемножение i-ro разряда множимого на п разрядов множителя. Результат i-ro такта перемножения с выходов элементов И блока 3 элементов И подается на первую группу входов комбинационного сумматора 5, на вторую группу входов которого со второго по п-й разряды с выходов регистра 10 результата подаются значения (п-1) младших разрядов (i-l)-ro час у чного результата, полученного предыдущим (i-l)-M тактом работы. Значение п разрядов i-ro частичного результата заносятся в регистр 10 результата с информационных выходов комбинационного сумматора 5- Значение (п+1)-го разряда i-ro частичного результата с выхода переноса комбинационного сумматора 5 и значение п-го разряда (|-1)то частичного результата с выхода старшего п-го разряда регистра 10 результата через коммутатор 9 подаются на положительное или отрицательные входы сумматора 11 в избыточной двоичной системе счисления. С выходов сумматора 11 на выходы 12 и 13 устройства выдается результат перемножения последовательным кодом в избыточной двоичной системе счисления старшими разрядами вперед. Число тактов работы устройства определяется числом разрядов множимого и необходимой точности вычисления.

Таким образом, за счет введения комбинационного п-разрядного сумма:тора достигается упрощение устройства, так как отсутствуют регистр множимого и многовходовой последователь ный сумматор в избыточной двоичной системе счисления, упростится коммутатор и используется только один регистр результата.

Формула изобретения

Устройство для умножения, содержащее регистр множителя, блок элементов И;, блок анализа знаков, коммутатор, сумматор в избыточной двоичной системе счисления и регистр резуль тата, причем выходы регистра множителя соединены соответственно с первой группой входов блока элементов И, выход блока анализа знаков соединен с управляющим входом коммутатора, выходы которого соответственно соединены с входами сумматора в избыточной двоичной системц счисления, отличающееся тем, что, с целью упрощения устройства, в него введен комбинационный сумматор, причем шина множимого соединена со второй группой входов.блбка элементов И, выходы которого соот ветственно соединены с первой грулг пой входов комбинационного сумматора (2,...,п)-ые разряды второй группы входов комбинационного сумматора соответственно соединены с выходами (п-1) младших разрядов регистра ре- зультата, входы которого соответственно соединены с информационными выходами комбинационного сумматора, выход переноса которого соединен с первым информационным входом коммутатора, выход старшего разряда регистра результата соединен со BJOрым информационным входом коммутатора а выходы сумматора в избыточной двоичной системе счисления являются выходами устройства.

Источники информации, принятые во внимание при экспертизе

fP 860062, кл. G 06 F , 1980 (прототип).