ПРЕОБРАЗОВАТЕЛЬ КОДА Российский патент 2006 года по МПК H03M5/12 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.

Известен преобразователь бинарного кода в фазоманипулированный код (см. статью В.П.Климова, И.М.Казанова, И.Л.Вишнякова «Кодирующие устройства оптических каналов» в сборнике статей «Электронная техника в автоматике», под ред. Ю.И.Конева, выпуск 16. - М.: Радио и связь, 1985 г., с.262, рис.4), выбранный в качестве аналога изобретения и содержащий тактируемый фронтом D-триггер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого является информационным входом преобразователя, второй вход соединен с выходом генератора тактовых импульсов, а выход - с D-входом триггера, выход которого является информационным выходом преобразователя, а С-вход - его тактовым входом, соединенным с шиной тактовых импульсов удвоенной частоты.

Первым недостатком известного преобразователя кода является формирование на выходе в режиме ожидания последовательности импульсов, затрудняющей выделение момента начала поступления полезной информации.

Вторым недостатком является отсутствие возможности формирования признака начала информационной посылки, обеспечивающего взаимную синхронизацию приемника и передатчика и достоверную передачу сообщений.

Известен преобразователь бинарного кода в фазоманипулированный код (см. патент РФ №2159988 от 16.03.99, МПК: Н 03 М 5/12, «Преобразователь бинарного кода в фазоманипулированный код», Курочкин А.А., Мартынов А.П., Шишкин Г.И., опубл. 27.11.2000, Бюл. №33), выбранный в качестве прототипа и содержащий входную информационную шину и шину тактовых импульсов удвоенной частоты, соединенную с С-входом тактируемого фронтом D-триггера, D-вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход - с выходной информационной шиной. Устройство также содержит шину разрешения преобразования, шину запрета сигнала, формирователь синхросигнала, коммутатор, элемент ИЛИ-НЕ и счетный триггер, счетный вход которого соединен с шиной тактовых импульсов удвоенной частоты, а инверсный выход - с тактовым входом формирователя синхросигнала и первым входом элемента ИЛИ-НЕ. Второй вход элемента ИЛИ-НЕ соединен с шиной разрешения преобразования, а выход - с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом коммутатора. Первый вход коммутатора соединен с входной информационной шиной, управляющий вход - с третьим входом элемента ИЛИ-НЕ и с управляющим выходом формирователя синхросигнала, информационный выход которого соединен со вторым входом коммутатора, а управляющий вход - с шиной запрета синхросигнала.

Формирователь синхросигнала содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, счетный триггер, регистр сдвига, содержащий первый и второй тактируемые фронтом D-триггера, D-вход второго D-триггера соединен с прямым выходом первого D-триггера, D-вход которого соединен с шиной питания. Объединенные R-входы и С-входы первого и второго тактируемых фронтом D-триггеров являются соответственно R-входом и С-входом регистра сдвига, а инверсные выходы - соответственно выходами первого и второго разряда регистра сдвига. R-вход регистра сдвига соединен с R-входом счетного триггера, с управляющим входом формирователя синхросигнала и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к управляющему выходу формирователя синхросигнала. Второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом второго разряда регистра сдвига, выход первого разряда которого соединен с информационным выходом формирователя синхросигнала и с первым выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с тактовым входом формирователя синхросигнала. Выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен со счетным входом счетного триггера, инверсный выход которого соединен с С-входом регистра сдвига.

Первым недостатком прототипа является большое время передачи информации.

Вторым недостатком является сложность схемы из-за необходимости формирования синхросигнала.

Задачей, решаемой заявляемым изобретением, является создание преобразователя кода, обладающего уменьшенным временем передачи информации и отличающегося простотой схемной реализации.

Технический результат заключается в уменьшении времени передачи информации и упрощении схемы преобразователя кода.

Это достигается тем, что преобразователь кода, содержит счетный триггер, шину разрешения преобразования, шину тактовых импульсов, входную и выходную информационные шины, регистр сдвига, D-вход которого соединен с шиной питания. Новым является то, что дополнительно введены первый и второй элементы И-НЕ, элемент ИЛИ, элемент ИЛИ-НЕ, инвертор, мажоритарный элемент и шину выходных тактовых импульсов, которая соединена с первым входом и выходом мажоритарного элемента, второй вход которого соединен с шиной тактовых импульсов и с С-входом регистра сдвига, R-вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом мажоритарного элемента и тактовым входом счетного триггера, а второй вход - с R-входом счетного триггера, с шиной разрешения преобразования и первым входом элемента ИЛИ-НЕ, второй вход которого соединен с прямым выходом счетного триггера, выход элемента ИЛИ-НЕ соединен с выходной информационной шиной, выход первого разряда регистра сдвига соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с входной информационной шиной, а выход соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом инвертора, вход которого соединен с выходом третьего разряда регистра сдвига, выход второго элемента И-НЕ соединен с третьим входом мажоритарного элемента.

Указанная совокупность признаков позволяет:

- уменьшить время передачи информации за счет того, что в заявляемом устройстве время передачи логического «0» равно Т_Т/4 (где Т_Т - длительность тактового интервала), время передачи логической «1» равно 3Т_Т/4, а в прототипе время передачи как логического «0» так и логической «1» равно Т_Т;

- упростить схему преобразователя кода за счет исключения необходимости использования формирователя синхросигнала.

На чертеже приведена принципиальная схема преобразователя кода.

Преобразователь кода содержит счетный триггер 1, шину разрешения преобразования 2, шину тактовых импульсов 3, входную 4 и выходную 5 информационные шины, регистр сдвига 6, шину питания 7, два элемента И-НЕ 8, 9, элемент ИЛИ 10, элемент ИЛИ-НЕ 11, инвертор 12, мажоритарный элемент 13 и шину выходных тактовых импульсов 14.

R-вход счетного триггера 1 подключен к шине разрешения преобразования 2 и к первому и второму входам элементов ИЛИ-НЕ 11 и ИЛИ 10 соответственно. Выход элемента ИЛИ-НЕ 11 соединен с выходной информационной шиной 5, а второй вход - с прямым выходом счетного триггера 1, тактовый вход которого подключен к первому входу элемента ИЛИ 10, к первому входу и выходу мажоритарного элемента 13 и к шине выходных тактовых импульсов 14. Второй вход мажоритарного элемента 13 соединен с шиной тактовых импульсов 3 и С-входом регистра сдвига 6, D-вход которого подключен к шине питания 7, а R-вход - к выходу элемента ИЛИ. Выход первого и третьего разрядов регистра сдвига 6 соединены с первым входом первого элемента ИЛИ-НЕ 8 и входом инвертора 12 соответственно. Второй вход первого элемента ИЛИ-НЕ 8 соединен с входной информационной шиной 4, а выход - с первым входом второго элемента ИЛИ-НЕ 9, второй вход которого подключен к выходу инвертора 12. Выход второго элемента ИЛИ-НЕ 9 соединен с третьим входом мажоритарного элемента 13.

Преобразователь кода работает следующим образом.

При передаче логического «0» в исходном состоянии на входной информационной шине 4 устройства присутствует уровень логической «1». По фронту первого тактового импульса, поступающего на шину тактовых импульсов 3 устройства с периодом Т_Т/4 (где Т_Т - длительность тактового интервала на шине выходных тактовых импульсов 14), формируется отрицательный перепад импульса на шине разрешения преобразования 2, вызывающий формирование положительного перепада сигнала на выходной информационной шине 5. Одновременно на выходе элемента ИЛИ 10 появляется сигнал логической «1», разрешающий работу регистра сдвига 6, на выходе первого разряда которого по фронту второго тактового импульса появляется уровень логической «1», вызывающий появление уровня логического «0» на выходе элемента ИЛИ-НЕ 8. На выходе элемента ИЛИ-НЕ 9 появляется уровень логической «1», при этом мажоритарный элемент 13 переключается в состояние логической «1» на время действия второго тактового импульса на шине тактовых импульсов 3 устройства. Сигнал логической «1» на выходе мажоритарного элемента 13 вызывает:

- появление уровня логической «1» на выходе элемента ИЛИ 10 и установку в состояние логического «0» регистра сдвига 6, что приводит к появлению уровня логического «0» на выходе элемента ИЛИ-НЕ 9;

- переключение счетного триггера 1 в состояние логической «1», что приводит к появлению сигнала логического «0» на выходной информационной шине 5 с задержкой Т_Т/4 относительно начала передачи логического «0»;

- выдачу сигнала логической «1» на шину выходных тактовых импульсов 14, что является сигналом для смены информации на входной информационной шине 4.

По окончании второго тактового импульса на шине тактовых импульсов 3 на выходе мажоритарного элемента 13 и соответственно на шине выходных тактовых импульсов 14 устанавливается уровень логического «0», а на шине разрешения преобразования 2 устанавливается уровень логической «1» и устройство переходит в режим ожидания.

При передаче логической «1» работа устройства происходит аналогичным образом. В исходном состоянии на входной информационной шине 4 устройства присутствует уровень логического «0». Отрицательный перепад импульса на шине разрешения преобразования 2, формируемый по фронту первого тактового импульса, поступающего на шину тактовых импульсов 3 устройства, вызывает формирование уровня логической «1» на выходной информационной шине 5 и разрешает работу регистра сдвига 6. На выходе третьего разряда регистра сдвига 6 по фронту четвертого тактового импульса появляется уровень логической «1», что приводит к появление уровня логического «0» на выходе инвертора 12. На выходе элемента ИЛИ-НЕ 9 появляется уровень логической «1», после чего мажоритарный элемент 13 переключается в состояние логической «1» на время действия четвертого тактового импульса на шине тактовых импульсов 3 устройства.

Это приводит к переключению счетного триггера 1 в состояние логической «1» и к появлению сигнала логического «0» на выходной информационной шине 5 с задержкой 3Т_Т/4 относительно начала передачи логической «1».

Таким образом, данный преобразователь кода осуществляет передачу логического «0» сигналом на выходной информационной шине 5 с длительностью Т_Т/4, а при передаче логической «1» длительность сигнала на выходной информационной шине 5 равна 3Т_Т/4. Это позволяет уменьшить время передачи (информационной посылки с равным количеством сигналов логического «0» и логической «1») в два раза по сравнению с прототипом, поскольку в прототипе время передачи сигнала логического «0» и логической «1» равна Т_Т (где Т_Т - длительность тактового интервала). Одновременно упрощается схема преобразователя кода за счет отказа от использования формирователя синхросигнала.

Изготовлен лабораторный макет преобразователя кода, испытания которого подтвердили работоспособность и практическую ценность заявляемого объекта.

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации. Технический результат - уменьшение времени передачи информации и упрощение схемы. Преобразователь кода содержит счетный триггер (1), шину разрешения преобразования (2), шину тактовых импульсов (3), входную (4) и выходную (5) информационные шины, регистр сдвига (6), шину питания (7), два элемента И-НЕ (8), (9), элемент ИЛИ (10), элемент ИЛИ-НЕ (11), инвертор (12), мажоритарный элемент (13) и шину выходных тактовых импульсов (14). R-вход счетного триггера (1) подключен к шине разрешения преобразования (2) и к первому и второму входам элементов ИЛИ-НЕ (11) и ИЛИ (10) соответственно. Выход элемента ИЛИ-НЕ (11) соединен с выходной информационной шиной (5), а второй вход - с прямым выходом счетного триггера (1), тактовый вход которого подключен к первому входу элемента ИЛИ (10), к первому входу и выходу мажоритарного элемента (13) и к шине выходных тактовых импульсов (14). Второй вход мажоритарного элемента (13) соединен с шиной тактовых импульсов (3) и С-входом регистра сдвига (6), D-вход которого подключен к шине питания (7), а R-вход - к выходу элемента ИЛИ. Выход первого и третьего разрядов регистра сдвига (6) соединены с первым входом первого элемента ИЛИ-НЕ (8) и входом инвертора (12) соответственно. Второй вход первого элемента ИЛИ-НЕ (8) соединен с входной информационной шиной (4), а выход - с первым входом второго элемента ИЛИ-НЕ (9), второй вход которого подключен к выходу инвертора (12). Выход второго элемента ИЛИ-НЕ (9) соединен с третьим входом мажоритарного элемента (13). 1 ил.

Преобразователь кода, содержащий счетный триггер, шину разрешения преобразования, шину тактовых импульсов, входную и выходную информационные шины, регистр сдвига, D-вход которого соединен с шиной питания, отличающийся тем, что введены первый и второй элементы И-НЕ, элемент ИЛИ, элемент ИЛИ-НЕ, инвертор, мажоритарный элемент и шина выходных тактовых импульсов, которая соединена с первым входом и выходом мажоритарного элемента, второй вход которого соединен с шиной тактовых импульсов и с С-входом регистра сдвига, R-вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом мажоритарного элемента и тактовым входом счетного триггера, а второй вход - с R-входом счетного триггера, с шиной разрешения преобразования и первым входом элемента ИЛИ-НЕ, второй вход которого соединен с прямым выходом счетного триггера, выход элемента ИЛИ-НЕ соединен с выходной информационной шиной, выход первого разряда регистра сдвига соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с входной информационной шиной, а выход соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом инвертора, вход которого соединен с выходом третьего разряда регистра сдвига, выход второго элемента И-НЕ соединен с третьим входом мажоритарного элемента.