Устройство для измерения показателя группирования ошибок в дискретном канале связи Советский патент 1983 года по МПК H04B3/46 

ми блока памяти и с выходами соответствующих .разрядов регистра сдвига и дополнительного регистра сдвига/ выход и вход записи которого соединены соответственно с входом индикатора конца вычислений и с выходами первого элемента И, второй вход которого соединен с прямым выходом второго счетчика импульсов, инверсный выход и вход. которого соединены соответсггвенно с вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, и с выходом девятого разряда регистра сдвига, выходы второго и четвертого разрядов которого соединены с первым и вторым входами второго элемента ИЛИ, выход которого соединен с пер.вым управляющим входом ключа, второй .управляющий вход которого соединен с выходом третьего элемента ИЛИ,

первый вход которого соединен с Ьыходом первого разряда регистра сдвига, с первым управляющим входом до- полнительного переключателя и с вз одом третьего счетчика импульсов, выходы которого соединены с объединенными соответствующими сигнальными входами дополнительного переключателя и блока паьляти, управляющий вход которого соединен с выходом восьмого разряда регистра сдвига, выход третьего разряда которого совдинен с вторьм входом третьего элементе ИЛИ и с вторым управляющим входом дополнительного переключателя, соответствуюшяе входы и выходал которого соединены соответственно с выходами датчика константы удравления и с соответст-вуют1дами входами управления общего мультиплексора, причем г принимает значения О.Т 5 до 9. .

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ПОКАЗАТЕЛЯ ГРУППИРОВАНИЯ ОШИБОК В ДИСКРЕТНОМ КАНАЛЕ СВЯЗИ, содержащее последовательно соединенные блок фазиро- вания, вход которого является сигнальным входом устройства, датчик эталонных сигналов и блок сравнения, второй вход которого объединен с входом блока фазирования, последовательно соединенные переключатель режима работы, первый вход которого является входом синхроимпульсов, первый делитель, первый триггер и первый счетчик искаженных блоков, счетчик времени, счетчик ошибок, дешифратор, управляющий триггер, регистр сдвига, блок индикации и первый и второй элементы И, о тличающееся тем, что, с целью повышения точности измерения, в него введены делители с второго по -И, триггеры с второго по -и; счетчики .искаженных блоков с по г-й, f+l мультиплексоров счетл чиков, общий мультиплексор, блок вычислений, генератор управляющих импульсов, первый, второй и третий элементы ИЛИ, ключ, дополнительный переключатель, первый, второй и третий счётчйки импульсов, датчик константы управления, блок памяти, дополнительный регистр сдвига, бло объединения сигналов и индикатор конца вы иcлeний, причем выход блока сравнения соединен с вторым входом переключателя режима работы, первый выход которого соединен с объединенными входами делителей и с входом счетчика времени, выход которого с оединен с входом генератора управляющих импульсов , с установочным входом управляющего триггера и с управляющим входом переключателя режима работы, второй выход которого соединен с входом счетчика ошибок и с объединенными установочными входами триггеров, вход сброса и выход каждого из которых соединены соответственно с .выхог. дом соответствующего делителя и с входом соответствующего счетчика искаженных блоков, выход каждого из ко-§ торых и выход счетчика ошибок соедиО) 1ены с входом соответствующего муль типлексора счетчика, выходы которого с соединены с соответствующими входами ,общего мультиплексора, выходы которого соединены с соответствующими входами дешифратора, выходы которого соединены с соответствующими входами блока вычислений, выходы которого соединены с соответствующими входами блока индикации, первый выход генера0:1 тора управляющих импульсов через ключ эо соединен с входом первого счетчика импульсов, выходы которого.соединены 4:: Ы с объединенными соответствуклцими входами мультиплексоров счетчиков,. а второй выход генератора управляющих импульсов соединен с тактовыми входами регистра сдвига и дополнительного регистра сдвига и с входом сброса управляющего триггера, выход которого через первый элемент ИЛИ соединен с входом записи регистра сдвига, выход которого соединен с объединенными первыми входами первого и второго элементов И и с входом сложения блока вычислений, соответствующие входы которого соединены с выходами блока объединения сигналов, входы которого соединены с соответствующими выхода

1 Изобретение относится к элеКтрог связи и может быть использовано при построении систем передачи дискрет ной информации.

Известно устройство для измерения показателя группирования ошибок в дискретном канале связи, содержащее последовательно соединенные блок фазирования, вход которого являе.тся сигнальным входом устройства,-датчик эталонных сигналов и блок сравнения, .второй вход которого объединен с входом блока фазирования, последовател но соединенные переключатель режима работы, первый вход которого является входом синхроимпульсов, первый делитель, первый триггер и первы счетчик искаженных блоков, счетчик вре.мени, счетчик ошибок, дешифратор, управлякиций триггер, регистр сдвига, блок индикации и первый и второй элементы И 1.

Недостатком известного устройства является невысокая точность измерения показателя группирования, так .как он определяется при единственном значении длины блока.

Цель изобретения - повышение точности измерений показателя группирования ошибок в дискретном канале связи.

Для достижения поставленной цели в устройство для измерения показателя группирования ошибок в дискретнор; канале связи, содержащее последовательно соединенные блок фазирования, вход которого является сигнальным входом устройства, датчик эталонных сигналов и блок сравнения, второй

вход которого объединен с входом блока фазирования, последовательно соединенные .переключатель режима работы, первый вход которого является входом синхроимпульсов, первый делитель, первый триггер и первый счетчи искаженных блоков, счетчик време;рн, счетчик ошибок, дешифратор, управляющий триггер, регистр сдвига, блок индикации и первый и второй элементы И, введены делители с второго по

г -и, триггеры с второго по г-и, счетчики искаженных блоков с вгтсчрого по щ-и, f +1 мультиплексоров счетчиков, общий мультиплексор, блок вычислений, генератор упр 1вляющих импульсов, первый, второй и третий элементы ИЛИ, ключ, дополнительный пеаеключатель, первый, второй и третий счетчики импульсов, датчик константы управления, блок памяти, дополнительный регистр сдвига, блок объединения сигналов и индикатор конца вычислегний, причем выход блока сравнения соединен с вторым входом.переключателя режима работы, первый выходкоторого соединен с объединенными входми делителей и с входом счетчика времени, выход которого соединен с вход генератора управляющих импульсов, с Установочным входом управлякяцего триггера и с управляющим входся переключателя режима работы, второй выход которого соединен с входом счетчика сшибок и с объединенными установочными входами триггеров, вход сброса и выход кг1 сдого из которых соединены соответственно с выходом соответствующего делителя и с ВХОДОМ соответствуквдего счетчика нскажеиных блоков, выход каждого из которых и выход счетчика ошибок соед нены с входом соответствующего мультиплексора счетчика, вьтоды которо го соединены с соответетнующими вкодами ойщего мультиплексора, выходы которо го соединены с соответствующими входают дешифратора, выходы которого соединены с соответствующими входами блока вычислений, выходы которого соединены с соответствукнцими входами блока индикации, первый выход генератора управляющих импульсов через ключ соединен с входом первого счетчика импульсову выходы которого соединены с объединенными соответствующими входами мультиплексоров счетчи ков, а второй выход генератора управ ляющих илтульсов соединен с тактовыми входами регистра сдвига и дополни тельного регистра сдвига и с входом сброса управляющего триггера, выход которого через первый элемент ИЛИ соединен со входом записи регистра сдвига, выход которого соединен с объединенными первыми входами первого и второго элементов И и с входом сложения блока вычислений, соответствующие входы которого соединены с выходами блока объединения сигналов , входы которого соединены с соответствующими выходами блока памяти и с выходами соответствующих разрядов, регистра сдвига и дополнительного регистра сдвига, выход и вход записи которого соединены соответственно с входом индикатора конца вычислений и с выходом первого элемента И, второй вход которого соединен с прямым выходом второго счетчика импульсов, инверсный выход и вход которого соединены соответственно с вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, и с выходом девятого разряда регистра сдви га, выхода второго .и четвертого разрядов которого соединены с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым управляющим входом ключа, второй управляющий вход которого соединен с выходом третьего элемента ИЛИ, пер вый вход которого соединен с выходом первого разряда регистра сдвига, с первым у.правляющим входом дополнительного переключателя и с входом третьего счетчика импульсов, выходы которого соединены с объедине1 ными соответствующими сигнальными входами дополните льного переключателя и блока памяти, управляющий вход которого соединен с выходом восьмого разряда регистра сдвига, выход третьего разряда которого соединен с вторым входсм третьего элемента ИЛИ и с вторым управляющим входом дополнительного переключателя, соответствующие входы и выходы которого соединены соответственно о выходами датчика константы управления и с соответствующими входами управления общего мультиплексора, причем г принимает значения от 5 до 9. . На чертеже приведена структурная электрическая схема устройства для измерения показателя группирования ошибок в дискретном канале связи. Устройство содержит управляющий триггер 1, первый элемент/ИЛИ 2, блок 3 фазирования, датчик 4 эталонных сигналов, блок 5 сравнения, переключатель б режима работы, счетчик 7 времени, делители , триггеры ,, счетчики искаженных блоков, счетчик 11 ошибок, мультиплексоры ,счетчиков, генератор 13 управляющих импульсов , ключ 14, второй и третий элементы ИЛИ 15 и 16, первый, второй и третий счетчики 17, 18 и 19 импульсов, дополниг тельный переключатель 20, датчик 21 константы управления, блок 22 памяти, общий мультй.плексор 23, дешифратор 24, блок 25 вычислений, блок 2.6 инрикации, блок 27 объединения сигналов, индикатор 28 конца вычислений, первый и втЪрой элементы И 30, регистр 31 сдвига и дополнительный регистр 32 сдвига с разрядами соответственно 31 . Устройство работает следующим овра.зом. К моменту начала измерения, сигнальный вход и вход синхроимпульсов устройства соединены с выходом дискретного канала связи. Все триггеры и счетчики устройства находятся в состоянии О. Информационные сигналы с помощью блока 3 фазирования, выделяющего из приходящей информации комбин.ацию синхронизации, осуществляют фазирование датчика 4, Блок 5 производит поразрядное сравнение поступающей с датчика 4 эталонных сигналов с входной последовательностью. Результатом сравнения является поток ошибок, который поступает на переключатель 6. На другой вход этого переключателя поступают синхроимпульсы, сопровождающие поток ошибок. Устройство работает в два этапа. В первом этапе производится измерение канала, он длится определенное время, называемое сеансом. Длительность сеанса определяется скоростью работы дискретного канала и емкостью счетчика 7, Во втором этапе производится вычисление показателя группирбвания. Время вычисления зависит от быстродействия блока.25 вычислений, примененных микросхем и определяется генератором 13 управляющих импульсов. Сеанс измерения начинается замыканием переключателя 6 (оператором или

автоматом), при этом поток (ошибке соответствует сигнал 1) поступает на входы 5 триггеров 9;,-9 и на вход счетчика 11, синхроимпульсы, период которых равен длительности одного бита информации - на входы счетчика 7 и делителей 8 -8,. Первой ошибкой триггеры 9 устанавливаются в 1, и импульсами с выходов этих триггеров счетчики 10,IО,, устанавливаются в состояние 1. Счетчик 11 также устанавливается в состояние 1 непосредственно импульсом ошибки Последующие садибки noToka, поступающие на входы S триггеров 9, не оказывают на них действия и, следовательно, не оказывают действия на счетчики 10, так как триггеры уже находятся в состоянии 1. Так будет до- тех пор, пока триггеры 9 не будут переведены в состояние О. Такой перевод осуществляется и лпульсами с выходов делителей 8, поскольку на входы этих делителей поступают синхроимпульсы, импульсы появляют ся на их выходах с периодами п , п , . о. , п f, бит, равными коэффициентам деления делителей. После того, как триггер 9 будет вновь установлен в состояние О, пришедшая ошибка cH

ва переведет .его в состояние

и,

30

следовазельно, счетчик будет установлен в состояние 2, Это означает, что в счетчике 10 зарегистрированы два искаженных блока длиной пбит. Так как коэффициенты деления деителей выбираются из условия Па п.| , п (например, п 10, , п fOO, п 300, Pj 1000 и т.д.), числа искаженных блоков, накопленные в счетчиках 10 будут разными. Таким образом, за время сеанса (за 40 замкн того состояния переключателя б) в счетчиках 10., будет накоплена инфорация о числе (в двоично-десятичном коде) искаженных блоков длиной п, П2, ..., п (числа d, dj, .... о г ) 45 соответственно. В счетчике 11 будет накоплено общее число сяиибок в сеансе d(.. Эти цифровые данные удерживаются в счетчиках до окончания вычисения показателя группирования ct . : CQ лительность сеанса определяется емкостью счетчика 7, на вход которого поступают синхроимпульсы, и равна -ц секунд, где Т - длительность бита (период синхроимпульсов), L емкость счетчика 7. После того, как счетчик 7 будет заполнен, на его выходе появится импульс, которым азмыкается переключатель б, измерение заканчивается. Импульсом с выхода счетчика 7, кроме того, приво- 60 дится в действие генератор 13 управляющих импульсов, и управЪякиий триггер 1 переводится в состояние 1. Работой этМх двух элементов схемы начинается вычисление показателя груп-5

пирования ftt. Работу устройства в режиме вычисления целесообразно разбить на циклы

1-й цикл - вычисление - l,

eo(a.,/cL) 2-й цикл - вычисление oL,, ° . V

2

цикл - вычисление-, - (оМг)

Чпг

последний

цикл- вычисление

%.

),

где г - число градаций значений длины блока г.

Блоками, которыми в основном {определяется действие устройства в режиме вычисления, являются регистр 31 сдвига и дополнительный регистр 32 сдвига. В исходном состоянии все разряды регистра находятся в состоянии О. В начале процесса вычисления первый разряд 31. переходит в состояние 1. В дальнейшем 1 продвигается вдоль по регистру, при этом в каждый данный момент только один разряд находится в состоянии 1. Продвижение 1 в регистре производится под воздействием импульсов вырабатываемых генератором 13. В 1-о ..., г-ом циклах г раз используются разряды регистра 31. В последнем цикле .однократно используются разряды регистра 32.

В начале первого цикла триггер 1 переводится в состояние 1 и начинает действовать генератор 13. Этот генератор на первом выходе выдает лачки импульсов, чийло которых в одной пачке равно числу десятичных разрядов счетчиков 10 и 11. На втором выходе генерируются одиночные импульсы, располагающиеся- между пачками. 1 с выхода триггера 1 через открытый элемент 2 ИЛИ поступает на вход регистра 31. Импульсон с второго выхода генератора 13 разряд 31 будет переведен в 1, а триггер 1 в О. Импульсом с выхода разряда 31 через элемент ИЛИ 16 будет замкнут ключ 14. Импульсы с первого выхода генератора 13 начнут поступать в счетчик 17. Кроме того, импульс с выхода разряда 31 поступит на счетный вход счетчика 19, а также переведет дополнительный переключатель

20,соединив входы управления общего мультиплексора 23 с выходом датчика

числом десятичных раэр1дов, .принятымдля счетчиков 10 и 11. Для примера , примем, что число разрядов в этих счетчиках установлено 8. Тогда счет- чик 17 должен быть выполнен в виде двоичного счетчика на 3 разряда (). Выход .его в этом случае будет выполвен в виде трех цепей - по одной бт каждого.разряда. Эти .цепи соединены с управляющими входами мультиплексоров 12, с помощью которых устанавливается соединение одного из восьми разрядов каждого из -счетчиков 10 и 11 с исходами мультиплексоров 12 (состоящими из четырех цепей). Последовательный выбор 1-го, 2-го, 3-го, ..., 8-го разрядов для их пересылки в мультиплексор 23 и далее в дешифратор 24 и блок 25 вычислений осуществляется изменением состояния сче чика 17 последовательно от 1 до 8. Для этого на его счетный вход необходимо подать последовательно 8 импульсов, от генератора 13 через ключ 14. Мульг тийлекссэр 23 предназначен для соединения любой из входньис групп цепей, каждая из которых состоит из четъфё.х цепей, с выходной группой, срстояйа й из 4-х цепей, соединенной с входсял дииифратора 24. Выбор.группы осуществляется цепями управления мультиплексора 23, сигналы для которых вырабатываются датчиком 21 (если дополнительный переключатель 20 - в правом по чертежу положении) или ДВОИЧНЕЛ счетчиком 19 (если дополнительный переключатель 20 - в левом положении) Если цепи управления мультиплексора 23 получают сигналы управления от датчика 21, то мультиплексорами 12 и 23 образуется цепь пересылки сигналов от счетчика 11 к дешифратору 24 и далее к блоку 25 вычислений. Если сигналы управления поступают от счетчика 19, то образуется цепь пересылки си гналов от счетчиков 10. в рассматриваемый момент (разряд 31 . в состоянии 1) переключатель 20 в правом положении, счетчик 17 в состоянии 1. Следовательно, с поМавц ю мультиплексоров 12,,, и 23 первый разряд счетчика 11 пересылается через дешифратор в блок вычислений. При по ступлении второго импульса в счетЧик 17 пересылается второй разряд счетчика 11 в блок вычислений. Далее пересылаются последовательно остальные разряды числа, хранящегося в счетчике 11. Это значит, что в память блока 25 вычислений введено число. Так как цифры (0-9) в блок 25 вводятся по принципу провод-ци а, предусмотрен дешифратор 24 для преобразования двоично-десятичного кода, в десятичный. Кроме цифр в блок 25 вычислений по отдельным цепям вводятся команды; деление (-), функция (F), логарифмирование (Ig), память со сложением () , извлечение из памяти и равняется (ИП),.запятая (,). Перечисленные входные цепи блока 25 вычислений соответственно обозначены на чертеже. В том случае, когда цифры или команды должны вводиться от разных источников, предусмотрен блок 27 объединения сигналов.

После ввода числа d, на тактовый вход регистра 31 поступит второй кмпульс от генератора .13. Разряд 312 перейдет в состояние .1, импульсом

с его выхода ключ 14 будет разомкнут, одновременно этим импульсом через блок 27 будет введена команда деление (г) в блок 25 вычисление. Третьим импульсом в цепи продвижения (на тактовом входе) регистра 31 состояние 1 п римет разряд 31 .j, В результате этого будет замкнут ключ 14. Дополнительный переключатель 20 перейдет в левое положение, через него с выхода счетчика 19 цепями управления в мультиплексоре 23 образуется цепь для переноса цифр из счетчика 10 в деюифратор 24. На вход счетчика 17 поступит из генератора 13 пачка импульсов на выходах счетчика 17 последовательно обраг уются двоичные кфмбинации 1, :2, 3, ..., с помощью которых в мультиплексоре 12.., последовательно образуются цепи дляпереноса значений всех разрядов счетчика 10, через мультиплексор 23 и дешифратор 24 в блок 25 вычислений. Таким образом, в блок 25 вычислений будет введено число d. Следукмдим импульсом в цепи продвижения регистра состояниео примет разряд 31д. Ключ 14 разомкнется в блок 25 вычислений будет введена команда ИП. Далее состояние 1 примет разряд 31, при Э9ОМ в блок 25 будет введена команда F. Далее в состояние 1 перейдет разряд З,, в блок 25 будет введена команда д. Далее в состояние 1 перейдёт разряд 31т, в блок 25 будет введена команда- деление (г). Далее в состояние 1 перейдет разряд 31. Импульсом с его выхода приводится в действие блок 22 памяти, предназначенный для формирования цифровых значений VgnПоскольку в рассматриваемом случае вычисляется ot, блок 22 памяти , на своих выходах значение Гдп. Если, например, п 10, блок 22 выдаст импульс aei выходе 1 (характеристика J g 10 , мантисса, в дранном случае равна нулю). Выбор одуого из т значений логарифмов (констант) , которые хранятся в блоке 22 памяти осуществляется с выходов счетчика 19 так же, как управляется общий мультиплексор 23. сло состояний мульти плексора 23 при управлении от счетчика 19 равно г , чнспо состояний блока 22 памяти также равно г. После ввода в блок 25 вычислений цифрового

з.начения Ign,.разряд 31g регистра 31 перейдет в состояние 1. Импульс. с выхода разряда Slj поступит на счет ный вход счетчика 18 и переведет его в состояние 1. Так как счетчик 18 имеет, прямой и инверсный выходы, кото рые соединены с входами элементов И 29 и 30 соответственно, состояние этих выходов в данном случае не изменится (оно изменится тогда, когда счетчик 18 будет находиться в состоянии г). Состояние 1 разряда Big передастся через элемент И 30 и элеiieHT ИЛИ. 2 на вход регистра 31. Будет

(родЬотовлена цепь вторичного срабатывания разряда 31 регистра. Разряд 31,0 перейдет в состояние 1, в блок 25 будет введена KOMaHija. Разряд перейдет в состояние 1, в блок 25 будет введена команда F. Разряд 31,,rj перейдет в состояние 1 в блок 25 будет введена команда П+. Одновременно 1 перейдет через элементИ 30 и элемент ИЛИ 2 на вход регистра 31. Этим будет вновь подготовлена депь для срабатывания разряда 31 регистра. На этом заканчивается 1-й цикл вычисления, в результате которого блоком 25 вычислений .подсчитано значение оС оно переведено в память блока 25 для использования в дальнейших вычислениях.

Следующим импульсом с второго выхода генератора 13 будет переведен в 1 разряд 31. Начнется второй цикл вычисления, который отличается от первого состоянием счетчиков 18 и 19. Счетчик 19 импульсом с выхода р.азряда 31 будет переведен в состояние 2, этим будет подготовлена возможность переноса информации (чисla d) со счетчика 102 (вместо 10

I первом цикле). Изменением состояния счетчика 19, кроме того, будет подготовлено новое значение логарифма в блоке 22 памяти. Счетчик 18 также перейдет в состояние 2, но выход его останется без изменения. В остальном устройство во втором будет работать так же, как в первом. В результате вычисления будет вычислено значение

.чкю

06,

ч 5

оно будет введено в память блока 25, где оно суммируется с оС , т.е. в памяти (Элока 25 будет храниться oCi, + S Аналогично в циклах 3, ..., ОМ будут вычислены ot, ... г ), и введены в память 33 сумкированием

б1 +оС2-ю6з...-ю4р,

Ъ -ом цикле счетчик 18 перейдет а состояние h , на его прямом выходе появится 1, а на инверсном О. В .результате при переходе в 1 разряда 31 и™ подготавливается цепь для работы разряда .32,, (а не 31,, как это было в 1, 2, 3, ..., h -1 циклах) г -и цикл заканчивается.

В последнем цикле за срабатыванием разряда 31/.,- срабатывает разряд 32 , в блок 25 вычислений вводится команда F .Далее переходит в 1 разряд 322, в блой 25 вводится команда ИП. Далее в 1 переходит разряд 32 у в блок 25 вводится команда . Яалее в 1 переходит разряд 32, в блок 25 вводится число, равное Г ; Далее в. 1 переходит разряд 32 5, в блок 25 ели т ел efli, вводится команда . Одновременно .загорается индикатор 28 конца вычислений. Последний цикл вычисления закончен. . в нем осуиествлеЯЬ итоговое вычисле:,ние

et jW, -otg-1-otj-f... « ci .

Результат вычисления прояв.пяется в нацировом табло блока 26 индикации .

Технико-экономическая эффективность предлагаемого устройства заключается в повышении точности измерения показателя группирования ошибок..