Запоминающее устройство с коррекцией ошибок Советский патент 1984 года по МПК G11C29/00 

Изобретение относится к устройст вам вычислительной техники и может найти применение в цифровых вычисли тельных машинах четвертого поколени Известно запоминакидее устройство, содержащее два адресных накопи. 1геля, соединенные с блоком декодирования, к которому подключен регистр слова, соединенный с адресными накопителями, а адресные накопители - соответственно с двумя буфер нъили регистрами Л , Данное устройство обладает низко устойчивостью к сбоям и отказам запоминагацих элементов-. Наиболее близким по технической сущности к изобретению является запоминающее устройство, содержащее регистр адреса, соединен«ый с двумя дешифраторами адреса, которые подключены к двум адресным накопителям соединенным с выходным регистром. К .накопителям подключены два основных регистра слова, соединенные со схемой равенства кодов, которая через схему И подключена к первому основн му регистру слова, и группой схем ИЛИ, подключенной к выходному регис ру, каждый из Основных регистров сл ва также связан с одним из двух дополнительных регистров слова и с од ной из двух схем поразрядной провер ки, с которыми соединены и дополнительные регистры слова, а схемы поразрядной проверки через группы элементов И подключены к основнымрегистрам слова. Блок управления связан с регистром адреса, накопителями основными регистрами слова, схемой И, дополнительными регистрами слова группами схем И и выходным регистром 2 . .Недостатком устройства является его неработоспособность при возникновении отказов запоминающих элементов в одноименных разрядах ячеек накопителей.. Целью изобретения является повышение надежности устройства за счет обеспечения его работоспособности пр возникновении отказов запоминающих элементов в одноименных разрядах ячеек накопителя. Указанная цель достигается тем, что запоминающее устройство с коррекцией ошибок, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым рхрДс1М соответственно первого и второго регкстрор первые выходы которых подключены к входс м соответству ющих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнения, вто рые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнения подключены к первым входс1М соответственно первого и второго блоков элементов И, . вторые входы которых подключены к соответствующим выходам блока управления, вьлходы первого и второго блоков элементов И подключены к вторым входам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу пятого регистра, второй вход и первый выход пятого регистра являются соответственно информационньми входом и выходом устройства, управляющие входы регистра адреса, накопителей, Первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управления, содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соответственно первого и второго блока сравнения, второй выход пятого регистра подключен к четвертым входам первого и второго регистров, выход элемента ИЛИ подключен к пятому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителей. I На чертеже приведена блоксхема . запоминающего устройства, содержащего регистр 1 адреса, дешифраторы 2 и 3 адреса, накопители 4 и 5, регистры 6-9, блоки 10 и 11 сравнения, блоки 12-14 элементов И, элемент ИЛИ 15, блок 16 элементов ИЛИ-, регистр 17 и блок 18 управления. В предлагаемом устройстве информация одновременно записывается (считывается) в оба накопителя 4 и 5. Слово, подлежащее записи, находится в выходном регистре 17. Содержимое одноименных ячеек накопителей 4 и 5, в которые необходимо записать информацию, считывается на регистры 6-9. Обратный код содержимого регистров 6 и 7 записывается в те же ячейки накопителей 4 и 5 и считывается обратно на регистры 6 и 7. Коды с регистров 6 и 7, а также с регистров 8 и 9 поступают на блоки 10 и 11 сравнения, где определяются отказавшие разряды Отказавшими будут разряды, в которых прямой и обратный коды (т.е. содержимое регистров 6 и 8, а также регистров 7 и 9) совпёшают. Блоки сравнения выдают единичные сигналы на тех выходных шинах, номера которых соответствуют

HONiepciM отказавших разрядов. Сигналы с выходов блоков 10 и 11 поступают на входы блока 14 элементов И, одновременно информация с регистра 17 переписывается в регистры 6 и 7. Блок 14 представляет собой совокупкость двухвхрдовых элементов И, ко входам которых подключены одноименные выходы блоков сравнения. Срабатывание элементов И означает, что отказали одноименные запоминающие элементы ячеек накопителей 4 и 5. Если сработает хотя бы один элемент И, то на выходе элемента ИЛИ 15 появится единичный сигнал, по которому содержимое регистра б циклически сдвигается на один разряд влево. Если имеют место отказы в разноименных разрядах ячеек (не срабатывает ни один элемент И), то сдвиг содержимого регистра 6 не осуществляется.

Затем по сигналу блока 18 управления информация с регистров б и 7 записывается в накопители 4 и 5 соответственно по заданному адресу. На этом цикл записи оканчивается.

При чтении считанные по запрашиваемому адресу слова подаются на регистры 6-9. В те же ячейки накопителей 4 и 5 производится запись обратных кодов с регистров 6 и 7 и последующее считывание этих кодов на эти же регистры. Коды с регистров 6 и 7, а также с регистров 8 и 9 поступают на блоки 10 и 11 сравнения При несовпадении прямого и обратного кодов одноименных разрядов блоки 10 и 11 через блоки 12 и 13 элементов И по сигналу от блока 18 формируют разрешающие сигналы соответственно на регистры б и 7 на выдачу через блок 16 элементов ИЛИ содержимого только этих разрядов. Выдача содержимого разрядов регистров б и 7 происходит в обратном коде. Если имеют место отказы в одноименных

разрядах (т.е. на выходе элемента ИЛИ 15 появляется управляющий сигнал) , то выдача содержимого регистра 6 производится с циклическим сдвигом на один разряд вправо.

Пример. Допустим в некоторую ячейку накопителя.5 было записано слово 10011101, а в одноименную ячейку накопителя 4 то же слово, но с циклическим сдвигом на один разряд влево, .т.е. 00111011, поскольку при записи имели место отказы в одноименных разрядах.

При считывании информации на регистры б и 8 поступает 2P111111, на регистры 7 и 9 - lOOQlfiOl.-, Происходит запись обратных кодов содержимого регистров б и 7 в накопители и последуняцее их считывание .на эти же регистры. При этом на регистр б поступит (ii0001 Об, а на регистр 7 011QLOQ.10. Блок 10 сравнения разрешает выдачу в обратном коде - информацию 2-8 разрядов, т.е.

.0111.11

(точками отмечены, разряды слова, выдача которых блокируется), а блок сравнения 11 - 1,2,3.5,7,8 разрядов, т.е.

. 100.1.01

В блоке 14 элементов И срабатывает шестой элемент И, поэтому выдача содержимого регистра б осуществляется с циклическим сдвигом вправо на один разряд, т.е.

1.0111.1

На выходе блока 16 элементов ИЛИ будет код 100011101,который поступает на регистр 17.

Изобретение позволяет обеспечить работоспособность запоминающего устройства при появлении ошибки в одноименных разрядах ячеек накопителей что повышает его надежность.

OmIL

Отй

ЗАПОМИНАЮЩЕЕ -УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым входам соответственно первого и второго регистров, первые выходы которых подключены к входам соответствующих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнения, вторые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнения подключены к первым входам соответственно первого и второго блоков элементов И, вторые входы которых подклюг чены к соответствующим выходам блока управ:пения, выходы первого и второго блоков элементов И подключены к вторым в содам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу пятого регистра, второй вход н первый йыход пятого регистра являются соответственно информационными входом и выходом устройства, управляющие входы регистра адреса, накопителей, первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управления, отличающее- с я тем, что, с целью повышения на(П дежности устройства путем обеспечения его работоспособности при возник-i новении отказов запоминающих элементов в одноименных разрядах ячеек памяти накопителей, оно содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соот.ветственно первого и второго блока сравнения, второй выход пятого регистра подключен к четвертым входам первого и второго регистров, выход элемента ИЛИ подключен к пятому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителей