Многофункциональный запоминающий элемент для логической матрицы Советский патент 1984 года по МПК G11C15/00 

1

мента НЕ подключен к первым входам третьего и четвертого элементов ПЛИ, выходы которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-ИЛИ, пятый вход которого соединен с седьмым входом элемента И-ИЛИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и

584

является входом считывания многофункционального запоминающего элемента, входом управления записью и другими операционными входа ми которого являются соответственно третий вход четвертого мультиплексора и вторые входы третьего и четвертого элементов ШШ.

МЮГОФУНКЦИОНАЛЬНЫЙ ЗАПОМИНЛЮицШ ЭЛЕМЕНТ ДЛЯ ЛОГИЧЕСКОЙ МАТРИ15, содержащий триггер,, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-ИЛЙ, элемент НЕРАВНОЗНАЧНОСТЬ, элементы И и элементы ИЛИ с первого по третий, причем выход первого элейента И соединен с первым входом триггера, прямой и инверсный выхода которого подключены соответственно к первым и вторым входам элемента И-ИЛИ-НЕ,и элемента И-ИЛИ, третий и четвертый входы элемента И-ШШ-НЕ соединены с выходом первого мультиплексора, и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИЛИ, а. выход - к первым входам второго и третьего элементов И, второй вход второго элемента И соединен с выходом .второго мультиплексора и первь1ми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента И-ИЛИ-НЕ, а выход - к второму входу третьего мультиплексора, инверсный выход элемента И-ШШ-НЁ. соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход является информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента-И соединен с третьим входом третьего мультиплексора и является одним из управляющих вхо- . дов многофункционального запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплек(Л сора, четвертый и пятый входы которого и входы первого элемента И -являются другими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются . соответственно входами переноса и выходом переноса многофункциональ ел ного запоминающего элемента, одними из операционных входов которого являются пятый вход элемента И-ИЛИ-НЕ СХ) и третий вход элемента И-ИЛИ, от«tih личающийся тем, что, с целью повышения быстродействия многофункционального запоминающего элемента, в него введены четвертый мультиплексор, элемент НЕ и четвертьй элемент ИЛИ, причем первьй вход четвертого мультиплексора подключен к выходу первого мультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ, а выход соединен с вторым входом триггера, выход эле

Изобретение относится к вычислительной технике и может быть использовано в матричньк ассоциативнологических устройствах.

Известно многофункциональное запоминающее устройство для логической матрицы, содержащее триггер, блок сравнения, элементы И, ИЛИ

«Е D.

Недостатком этого устройства

является низкое быстродействие при вьшолнении арифметических операций с помощью микропрограмм.

Наиболее близким техническим реш нием к изобретению является многофункциональный запоминающий элемент для логической матрицы, который содержит триггер, три мультиплексора, элементы 4-ЗИ-2ИЛИ-НЕ, 3-2И-2Шга НЕРАВНОЗНАЧНОСТЬ, четьфе элемента 1, три элемента ШШ, причем входы первого, второго мультиплексоров и первого элемента И являются входами многофункционального элемента, выхо первого элемента И соединен с первьм входом триггера, прямой и ин, версный выходы которого подключены соответственно к первым и вторым входам элементов 4-ЗИ-2ИЛИ/НЕ и 3-2И-2ИЛИ, третьи входы которых являются входами многофункционального элемента, четвертый и пятый входы элемента 4-ЗИ-2ИЖ/НЕ объединены с первым входом первого элемента ИЛИ и подключены к выходу первого мультиплексора, второй вход первого элемента ШШ подключен к выходу элемента 3-2И-2ИЛИ, а выход соединен с первыми входами второго и третьего элементов И, второй вход второго элемента И соединен с первыми входами третьего мультиплексора и четвертого элемента И и подключен к выходу второго мультиплексора, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к первому выходу элемента 4-ЗИ-2Р ЛИ/НЕ а.выход - к второму входу третьего мультиплексора, второй выход элемента 4-ЗИ-2ИЛИ/НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с вы-, ходом четвертого элемента И,/а выход является выходом многофункциональ.ного элемента, второй вход четвертого элемента И. объединен с третьим входом третьего мультиплексора и является входом многофункциочальвыход третьного элемента

его мультиплексора является выходом многофуикционального элемента 2 .

Недостат ками матриць, составленной из таких элементов, являются большой объем и ограниченное быстродействие при вьшолнении арифметических операций, так как для выполнения , например, операции арифметического сложения нужно расположить слагаемые в одной строке, причем между парами одноименных разрядов должны стоять дополнительные многофункциональные элементы для записи результата операции. Таким образом, объем матрицы увеличен в три раза (на каждый разряд числа нужно предусмотреть два дополнительных элемента: для записи второго опепанда и для записи результата). Наличие дополнительных разрядов в три раза увеличивает время прохож дения по строке переноса, а необхоидмость перекомпановки массива еще больше снижает быстродействие. Указанные недостатки усугубляются, ес ли нужно сложить несколько чисел. Цель изобретения - повьшение быстродействия многофункциональ1ног запоминающего элемента, особенно при выполнении арифметических операций. Поставленная цель достигается тем, что во многофункциональный запоминающий элемент для логической матрицы, содержащий триггер, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-НПИ, элемент НЕРАВНОЗНАЧНОСТ элементы И и элементы ШТИ с первого по третий, причем выход первого элемента И соединен с первым входом триггера, прямой и инверсный выходы которого подключены соответственно к первым и вторым входам элемента И-110И-НЕ и элемента И-ШШ, третий и четвертый входы элемента И-ИЖ-НЕ соединены с выходом первого мультиплексора и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ШШ, а выход - к первым входам второго и третьего элементов И, второй I вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьего мультиплек сора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента И-ИЛИ-НЕ, а выход-- к второмувходу третьего мультиплексора, инверсный выход эле мента И-ИЛИ-НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход явля ется информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента И соединен с третьим входом третьего мультиплексора и является одним из управляющих входов многофункционального запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплексора, четвертый и пятый входы которого и входы первого элемента И являются другими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются соответственно входами переноса и выходом переноса многофункционального запоминающего элемента, одними из операционных входов которого являются пятый вход элемента И-ШШ-НЕ и третий вход элемента И-ШШ, введены четвертый мультиплексор, элемент НЕ и четвертый элемент ИЛИ, причем первьй вход четвертого мультиплексора подключен к выходу первого мультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ, а , выход соединен с вторым входом триггера, выход элемента НЕ подключен к первым входам третьего и четвертого элементов Ш1И, вькоды которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-НЕ, пятый вход которого соединен с седьмым входом элемента И-ИПИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и является входом считывания многофункционального запоминающего элемента, входом управления записью и другими операционными входами которого являются соответственно третий вход четвертого мультиплексора и вторые вхЪды третьего и четвертого элементов ИЛИ. На чертеже приведена функциональная схема предложенного многофункционального запоминающего элемента. Предложенный многофункциональный запоминающий элемент содержит триггер 1, мультиплексоры 2-5 с первого по четвертый, элемент И-ИЛИ-НЕ 6, элемент И-ИПИ 7, элемент НЕ 8, элементы И 9-12 с первого по четвертый, элементы ИЛИ 13-16 с первого по четвертый, элемент НЕРАВНОЗНАЧНОСТЬ 17, На чертеже показаны входы 18 управления записью, управляющие вхоы 19-21, информационные входы 2224, входы 25-27 переноса, управляюие входы 28, вход 29 считывания, операционные входы 30, управляющий ход 31, информационный 32 и выход 3 переноса. При построении логической матрицы осуществляются следующие соединения: входы 19 и 29 всех многофункциональных запоминающих элементов строки объединены и подключены к устройству управления матр1Щей (не показано). Выход 32 любого запоминающего элемента соединен с входом 5 22 предыдущего запоминающего элемента, входом 23 последующего запоминающего элемента,в строке и входом 24 элемента, расположенного вьше о столбцу Вькод 33 соединен с вхо- О ом 25 предьщущего запоминающего элемента и входом 26 последующего запоминающего элемента в строке. запоминающих элементов, располоенных в одном столбце, объединены IS входы 18, 20, 27, 28, 30, 31 и под-, ключены к устройству управления атрицей. Входы 21 объединены у всех запоминающих элементов. На ьяходы 24 запоминающих элементов ниж- 20 ней.строки поступают входные данные. На свободные входы 22, 23, 25, 26 запоминающих элементов крайних столбцов поданы .константы.

Работа устройства поясняется 25 таблицей, в которой приняты следующие обозначения: А - сигнал на выходе мультиплексора 3 при наличии сигнала на одном из входов 2224, поступающего с одного из сосед- 30 них разрядов; в - содержимое триггера 1, с - сигналы на входах 25 и 26, поступакяцие с выходов 33 переноса соседних разрядов.

. 35

Во второй графе таблицы приведены коды операций, подаваемые на входы 30, соответствующие результаты операций над переменными А, В и С, поступающие на выход 32 (в 40 третьей и пятой графах таблицы) и сигналы переноса на выходе 33 (в четвертой и шестой графах таблицы) при нулевом и единичном значениях сигнала на входе 31.45

Предложенное устройство работает

следующим образом.

I , .

Запись информации в триггер 1 осуществляется при подаче импульса записи на вход 21. При этом на 50 вход 19 выбранной строки и на вход 20 выбранного столбца матрицы подается логическая единица. Информация на вход триггера 1 поступает через мультиплексор 2 при нулевом уровне 55 на входе 18 - с выхода 32 самого элемента, при единичном - с выхода мультиплексора 3 (сигнал А). Сигнал А на входы 22-24 мультиплексора 3 поступает с выходов 32 соседнего левого, правого или нижнего элемента в зависимости от кода на входах 28: 01, 10 или 11.

Запись исходной информации можно осуществить тремя способами.

Первый способ. Информация подается на входы 24 нижней строки матрицы. На входы запоминающих элементов подаются коды: вход 28 - 11, входы 18 и 29 - 1, вход 30 ,.вход 31 - О. При этом выполняется операция в каждом запоминающем элементе сигнал проходит с входа 2 на выход 32 без изменения и одновременно поступает через мультиплексор 2 на вход триггера 1. Таким образом, каждый разряд входной информации поступает на входы триггеров 1 всех запоминающих элементов столбца, но запись производится . только в ту строку и только в те райряды этой строки, на которые по входам 19 и 20 поданы сигналы разрешения записи.

Второй способ. Первое слово исхоДной информации записьгоается в ниж.нюю строку матрицы. Затем с каждьм тактом оно сдвигается вверх на одну строку, а в освободившуюся нижнюю строку записывается следующее слово. Управляющие сигналы, подаваемые на входы запоминающих элементов матрицы при этом следующие: вход 28 - 11, входы 18 и 29 - -1, вход 31 - О., вход 30 - (что согласно таблице соответствует операции В), Разрешение записи подается при. этом на все запоминающие элементы матрицы. Разряды могут быть замаскированы подачей кода О на вход 20 запоминающих элементов со-. ответствующих столбцов. Этот способ позволяет записывать входную информацию с тактовой частотой, ограниченной только задержкой на время срабатывания одного запоминающего элемента матрицы.

.

Третий способ аналогичен предьщущему, только, запись происходит не снизу по словам, а слева или справа поразрядно. Первые разряды всех слов записываются в запоминающие элементы первого столбцаматршды, а затем .сдвигаются. При этом в освободившийся первый столбец записывается следующие разряды слов входной информа ции. Управляющие колы при этом Такие же, как при втором способе, кроме входов 28, на которые нужно подать код 01 или 10 в зависимости от того, слева или справа ведется запись информации в матрицу. Считьгаание происходит спекующим образом. Информация с триггеров 1 данной строки матрицы проходит через все расположенные вьше запоминающие эле менты на выходы 32 верхней строки матрицы. Управляющие коды: вход 28 11, входы 19, 20, 21 и 31 - О, вход 30 - 0000. На вход 29 считываемой стрйки подается код 0, на входы 29 остальных строк - код 1. В результате операция А, заданная кодом на входах 30 всех строк матрицы,, в считьшаемой строке блокируется, и вместо нее в запоминающих элементах выполняется операция В. Если нужно считать всю информацию, записанную в матрице, то можно считьтать пословно с выходов 32 верхней строки матрицы, к-аждый раз сдвигая информацию на одно слово вверх. Многофункциональный элемент выполняет операции над переменными А, В и С,- приведенные в таблице в соответствии с кодами, подаваемыми на входы 30 и 31. При подаче на вход 31 кода О вьшолняютря логические операций согласно третьей Jграфе таблицы. При этом сигнал С с входа мультиплексора 4 проходит на выход мультиплексора 5 без изменений. При коде t на входе 31 зап минающий элемент выполняет арифме|тические операции, и формируются на {выходах 32 и 33 сигналы согласно операциям в пятой и шестой графах таблицы. Сигнал с есть значение переноса из левого или правого соседнего разряда. Его прохождение определяется кодом на входе 27: 1 - проходит сигнал с входа 26, О - проходит сигнал с входа 25. В матрице, построенной из предложенных многофункциональных запоми нающих элементов, арифметические . и логические операций выполняются попарно, между соседними строками матрицы, в каждой из которых лежит одно слово. Результат операции запи сьтается на место одного из операндов. Рассмотрим вьтолнение таких операций на примере арифметического сложения. Первое слагаемое записьтае ся в нечетные строки матрицы, второе - в четные. На входы 31 подается код 1, на входы 30 - 1001, чему согласно пункту 10 таблицы соответствует операция А + В + С. На входы 29 нечетных строк матрицы поступает сигнал О. Операция сложения в этих строках блокируется, и вместо нее выполняется операция считьшания В. Информация с триггеров 1 нечетных строк поступает на вькоды 32 и далее (управляющий код иа входах 28 - 11) проходит на открытые входы 24 запоминающих элементов четных строк матрицы в качестве переменной А. На входах 29 четных строк - код 1. В этих строках выполняется операция сложения. Код на входах 27 указьгоает направление движения переноса по строке (|0 слева направо, 1 - справа налево). Результат операции через мультиплексор 2 (на входах 18 - код 1) записывается в триггеры 1 (разрешение записи подается на входы 20 всех столбцов и на входы 19 только четных строк). Чтобы сложить несколько строк матрицы, надо на вход 29 нижней из них подать код О, в ней будет выполняться операция считывания В. На входы 29 остальных строк подается код 1. В них будет вьтолняться операция сложения А 4 В « С, обусловленная подачей на входы 30 и 31 всех столбцов матрицы управляющих кодов 1001. Управляющий код на входах 28 - 11. Сигнал разрешения записи подается на вход 19 верхней строки, куда записывается результат сложения. Остальные управляющие коды такие же, как при попарном сложении чисел. Количество слагаемых при сложении может быть любым, и таких блоков в матрице может быть несколько. Выполнение других арифметических и логических операций отличается от операции сложения только управляющии кодами на входах 30 и 31 сигнала а входе 29 и направлением передачи нформационных сигналов А и переоса С многофункционального запоминающего элемента в зависимости от управляющих кодов на входах 27 и 28. Таким образом, предложенный многофункциональный запоминающий элег мент для;логической матрицы позво- 5 ляет выполнять операции записи, считьшания, сдвига информации, логиххеские и арифметические операции. перечисленные в таблице, между строкамй двух записанных в матрицу мае- Ю сивов данных. В матрице, построенной на основе предложенного многофункционального запоминающего элемента, операнды слагаемых расположены каждый в сво-. 15 ей строке, и результат операции записьтается на место одного из операндов, вследствие чего дополнительных разрядов не требуется, что уменьшает

объем матрицы по сравнению с из110458410

вестным устройством в три раза. Отсутствие дополнительных разрядов в строке увеличивает быстродействие выполнения арифметических операций.

20 раций по сравнению с известным. так как в три раза уменьшается время прохождения по строке, сигнала переноса. Кроме того, не требуется перекомпановка массива для выполнения различных операций за счет возможности выполнения этих операций между различными строками, что также увеличивает быстродействие выполнения операций. Технико-экономическое преимущество предлсженного многофункционального запоминающего элемента заключается в более высоком быстродействии при выполнении арифметических one