Полупостоянное запоминающее устройство Советский патент 1984 года по МПК G11C11/00 

f Изобретение относится к вычислительной технике, в частности к запо минагацим устройствам. Известно полупс,стоянное запоминакнцее устройство, содержащее накопитель, соединённый с адресными и разрядными формирователями токов и с входами усилителей считывания, ис точники эталонных сигналов, подключенные к линейным усилителям, кодо вую шину, соединенную с входами формирователей адресных и разрядных токов, с входом и выходом числового регистра, подключенного к формирова телям разрядных токов и к выходам усилителей считывания П. Недостаток этого устройства закл чается в том, что в нем отсутствуют блоки и элементы, позволяющие повысить информационную надежность устройства за счет организации автоматического определения степени разру шения информации в запоминающих эле ментах, например построенных на ос нове трансфлюксоров, ферритовых пластин, биаксов и т.д. Наиболее близким техническим решением к изобретению является устро ство, содержащее накопитель, подклю ченный к формирователям токов и к усилителям считывания, соединенным числовым регистром, и включающий в себя источники эталонных сигналов, кодовую шину, соединенную с числов регистром, с усилителями считывания и с формирователями адресньк и разрядных токов t23. Однако в этом устройстве не предусмотрено автоматическое определение степени разрушения информации, что снижает информационную надежность устройства из-за изменения ус ловий считывания. Цель изобретения - повышение надежности устройства за счет обеспечения возможности контроля степени разрушения записанной в устройстве информации. Поставленная цель достигается тем, что в полупостоянное запоминаю щее устройство, содержащее основной и дополнительные накопители, соединенные с формирователями адресных токов и формирователями разрядных: токов, одни из входов которых соединены с одними из выходов регистра числа, основные усилители считывания, первые входы которых подклю05чены к выходам ОСНОЕНОГО накопителя, а выходы - к первому входу регистра числа, дополнительные усилители считывания, входы которых, соединены с выходами дополнительных накопителей, причем другой выход регистра числа и другие входы формирователей разрядных токов, входы формирователей адресных токов, вторые входы регистра числа и основных усилителей считывания являются соответственно одним из выходов и одними из входов устройства, введены формирователи сигналов, элементы ИЛИ, триггер, элемент И, элемент НЕ и два ограничителя уровня сигналов, вход одного из которых: подключен к выходу первого дополнительного усилителя считывания, а выход - к входу первого формирователя сигналов, выход которого соединен с одним из входов первого элемента ИЛИ, другой вход которого соединен с выходом второго формирователя сигналов, вход которого соединен с вькодом другого ограничителя уровня сигналов, вход которого через элемент НЕ подключен к выходу второго дополнительного усилителя считывания, выход первого элемента ИЛИ подключен к входу третьего формирователя сигналов, и первому входу второго элемента ИЛИ, выход которого соединен с первым входом триггера, выход которого подключен к первому входу элемента И, выход которого соединен с третьим входом регистра числа, причем выход третьего формирователя сигналов и вторые входы второго элемента ИЛИ, триггера и элемента И являются соответственно другими выходом и входами устройства. На чертеже изображена структурная схема полупостоянного запоминающего устройства. Устройство содержит основной накопитель 1, дополнительные накопиели 2, формирователи адресных 3 разрядных 4 токов, основные усилиели 5 считывания, регистр 6 числа, меющий выход 7, элемент И 8, тригер 9, первый 10 и второй 11 элемены ИЛИ, ограничители 12 уровня сигалов, дополнительные усилители 13 читывания, представляющие линейные силители, элемент НЕ 14, первый 15, торой 16 и третий 17 формирователи игналов.

3

Устройство работает следующим образом.

При считывании срабатывает один из формирователей 3 адресных токов и сигнал чтения из накопителя 1 поступает на первый вход соответствующего усилителя 5-считьтания, на второй вход которого подается импульс строба. Одновременно поступает управляющий сигнал на триггер 9, за счет которого на один из входов элемента И 8 подается разрешающий потенциал на передачу считанного числа в регистр 6, так как на другом его входе при считывании присутствует разрешающий потенциал. Однако запись считанного числа регистр 6 может осуществлять при условии допустимой степени разрушения информации по данному адресу из-за многократного считывания или из-за других причин. Для этого в запоминающий элемент одного из накопителей 2 при записи записывается эталонная , а в другой - эталонный О. При считывании эталонная 1 и эталонный О поступают на усилители 13. Затем усиленная эталонная 1 поступает на один из ограничителей 12, а усиленный эталонный О подается сначала на элемент НЕ 14, а затем - на другой ограничитель 12. Если эталонный сигнал 1 и эталонный сигнал О превзошли допустимую степень разрушения, то с выходов фор -мирователя 15 и формирователя 16 на первый элемент ИЛИ 10 подается один или два управляющих сигнала. Затем сигнал управления подается на вход третьего формирователя 17 и на один из входов второго элемента ИЛИ 11. С выхода третьего формиро054

вателя 17 подается сигнал на выход устройства, который фиксирует недостоверность информации. Одновременно за счет сигнала с выхода второго элемента ИЛИ 11 перебрасывается триггер 9 в противоположное состояние, которое снимает разрешающий потенциал с элемента И 8, за счет этого запись, информации с усилителей 5 считьшания

в регистр 6 запрещается. Если же информация разрущена в допустимых пределах или вообще не разрушена, то код считанного числа подается в регистр 6, а затем - на выход устройства.

Запись информации в устройстве происходит обычным образом, т.е. на первый вход регистра 6 поступает код числа. Одновременно подается разрешение на срабатывание фор|йирователей 4 разрядных токов и одного из адресных формирователей 3 (в соответствие с адресом записи). В это же время на второй вход второго

элемента ИЛИ 11 поступает сигнал, который устанавливает триггер 9 в то положение, при котором элемент И 8 закрыт, а регистр 6 отключается от усилителей 5 считывания, что

повьш1ает помехозащищенность устройства. В режиме записи происходит не только запись кода числа в накопитель 1, но и запись в запоминаклций элемент одного из накопителей 2 1, а в другой - О.

Технико-экономическое преимущество предлагаемого устройства заключается в том, что обеспечиваются более вьюокие характеристики надежности за счет определения достоверности считанной информации.

ПОЛУПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее основной и дополнительные накопители, соединенные с формирователями адресных токов и формирователями разрядных токов, одни из входов которых соединены с одними из выходов регистра числа, основные усилители считывания, первые входы которых под1шючены к выходам основного накопителя, а выходы - к первому входу регистра числа, дополнительные усилители считывания, входы которых соединены с выходами дополнительных накопителей, причем другой выход регистра числа и другие входы формирователей разрядных токов, входы формирователей адресных токов, вторые входы регистра числа и основных усилителей считывания являются соответственно одним из выходов и одними из входов устройства, о т л и ч а ющ е е с я тем, что, с целыО повьшения надежности устройства, в него введены фop в poвaтeли сигналов элементы ИЛИ, триггер, элемент И, элемент НЕ и два ограничителя уровня сигналов, вкод одного из которых подключен к выходу первого дополнительного усилителя считывания, а выход - к входу первого формирователя сигналов, выход которого соединен с одним из входов первого элемента ИЛИ, другой вход которого соединен с выходом второго формирователя сигналов, вход которого соединен с выходом другого ограничителя уровня сигналов, вход которого через элемент НЕ подключен к выходу второго дополнительного усилителя считывания, выход первого элемента ИЛИ подключен к входу третьего формирователя сигналов и первому входу второго элемента ИЛИ, выход которого соединен с первым входом триггеО Оо ра, выход которого подключен к первому входу элемента И, выход кото01 рого соединен с третьим входом реО гистра числа, причем выход третьего сд формирователя сигналов и вторые входы второго элемента ИЛИ, триггера и элеН мента И являются соответственно другими выходом и входами устройства