Запоминающее устройство Советский патент 1984 года по МПК G11C11/00 G11C29/00 

Изобретение относится к вычислительной технике и может бить использовано в многопрофессорных вычислительных системах в качестве постоянной памяти. Известно запоминающее устройство, содержащее блоки памяти, коммутаторы группы элементов И, схемы сравнения Недостаток известного устройства обусловлен низким быстродействием, обусловленным наличием конфликтов при одновременном обращении нескольких процессоров к одному блоку памяти. Наиболее близким к изобретению яв ляется запоминающее устройство, содержащее рабочие и вспомогательный блоки памяти, сумматоры, коммутаторы элементы И C2J. Однако и данное устройство характеризуется низким быстродействием, обусловленным наличием конфликтов при одновременном обращении к одному блоку памяти нескольких процессоров. Цель из-обретения - повышение быст родействия. Поставленная цель достигается тем что запоминакицее устройство, содержа щее рабочие и вспомогательный блоки памяти, элементы И, первую группу коммутаторов, сумматор, причем выходы рабочих блоков памяти соединены с входами первой группы входов коммутаторов первой группы, дополнитель но содержит вторую группу KOMMsnraTо ров и схему сравнения, первый вход которой соединен с управляющими входами коммутаторов и является первым управляющим входом устройства, вто рой вход схемы сравнения является вторым управляющим входом устройства, выходы одних коммутаторов первой группы являются числовыми выходами первой группы входов устройства а выходы других коммутаторов первой группы соединены с входами первой группы входов сумматора, входы второй группы входов которого соединены с вькодами элементов И, выходы сумматора являются числовыми выходами второй группы вькодов устройства входы первой группы входов элементов И соединены с выходами вспомогательного блока памяти, а входы второй группы входов-с выходом схемы сравнеьшя, выходы коммутаторов второй группы соединены с входами соответствующих рабочих блоков памяти, входы второй группы входов коммутаторов первой группы соединены с соответствуклцими выходами рабочих блоков памяти, входы первой группы входов коммутаторов второй группы являютс соответствующими адресными входами устройства, входы второй группы входов коммутаторов второй группы соединены с соответствующими адресными входами устройства, входы вспомогательного блока памяти соединены с входами второй группы входов коммутаторов второй группы.. На чертеже представлена блок-схема предлагаемого устройства. Запоминающее устройство подключается к регистрам 1 и 2 адреса, которые имеют дополнительные разряды 3 и 4, выходы которых подключаются соответственно к. первому и второму входам схем 5 сравнения и являются соответственно первым и вторым управляюгпщм.входом устройства, коммутаторы 6 и 7 втброй группы, входы первой и второй групп которых соединены с соответствующими выходами регистров 1 и 2 адреса и являются адресньши входами устройства, вспомогательный блок 8 памяти, входы которого соединены с выходом регистра 2 адреса, рабочие блоки 9 и 10 Пс.мяти, входы которых соединены с выходами соответствующих коммутаторов 6 и 7, коммутаторы 11 и 12 первой группы, входы первой и .второй группы которых соединены с соответствующими выходами рабочих блоков 9 и 10 памяти, элементы И 13, входы первой и второй групп которых соединены соответственно с выходами вспомогательного блока 8 памяти и схемы 5 сравнения, входы сумматора 14 соединены с соответствующими выходами коммутаторов 11 и элементов И 13, выходы коммутаторов 12 и сумматора 14 являются соответственно первыми и вторыми выходами устройства, управляюпще входы коммутаторов 6,7,11 и 12 соединены с дополнительным 3 разрядом регистра 1 адреса. Устройство работает следукяцим образом. При одновременном обращении к устройству по двум каналам адреса требуемых ячеек записываются в соответствуницие регистры 1 и 2 адреса. В разряды 3 и 4 заносятся признаки обращения к первому 9 или второму 10 блокам памяти.

Если обращение по первому регистру

1адреса производится к первому блоку 9 памяти, а по второму регистру

2адреса - к второму блоку 10 памяти О в разряде 3 регистра. 1 адреса и 1 в разряде 4 регистра 2 адреса, то через первые входы коммутатора 6 на адресные входы первого блока 9 памяти поступает информация первого регистра 1 адреса, а на адресные входы второго блока 10 памяти поступает через первые входы коммутаг тора 7 информация второго регистра 2 адреса. На адресные вхьды вспомогательного блока 8 памяти поступает информация с второго регистра 2 адреса. Информация из первого блока 9 памяти через первые входы .коммутатора 12 поступает на первые выходы устройства.

Одновременно информация, считанная из второго блока 10 памяти, через первые входы коммутатора 11 поступает на первые входы сумматора 14.

Вследствие подачи на входы схемы 5 сравнения различной информации на ее выходе формируется сигнал, запрещающий прохождение через группу элементов И 13 на вторые входы cy в aтoра 14 информации вспомогательного блока 8 памяти. При этом с выхода сумматора 14 на вторые выходы устройства выдается информация второго рабочего блока 10 памяти.

Если производится одновремеиное обргицение к второму блоку 10 памяти.

i-o на выходе разряда 3 регистра 1 адреса появляется сигнал, вызывающий переключение коммутаторов 6, 7, 11 и 12. При этом на выходы данных коммутаторов поступает информация с вторых входов, а на выходе схемы 5 сравнения сформируется сигнал Совпадение, разрешакиций прохождение информации с выходов вспомогательного блока 8 памяти на вторые входы сумматора 14. На первые выходы устройства с вторых входов коммутатора 12 посту пает информа1Д1я, считанная из второго блока. 10 памяти. Одновременно на вторые выходы устройства с выходов сумматора 14 поступает информация, равная поразрядной сумью информации, соответствующих ячеек первого 9 и вспомогательного 8 блоков памяти, которая равна требуемой информации (информации соответствукнцей ячейки второго блока 10 памяти), при.этом конфликт при обращении к устройству не возникает.

Аналогичным образом устройство работает и при других сочетаниях сигналов на разрядах 3 и 4 регистров 1 и 2 адреса, а также пр« обращении к устройству только по одному из регистров адреса (1 или 2).

Таким образом, использование изобретения, позволяет по сравнению с известными исключить возникновение конфликтных ситуаций при обращении к устройству и повысить его быстродействие;

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее рабочие и вспомогательный блоки памяти, элементы И, первую группу коммутаторов, сумматор, причем выходы рабочих блоков памяти соединены с входами первой группы входов коммутаторов первой группы, о тли чающееся тем, что, с целью повышения быстродействия устройства оно содержит вторую группу коммутаторов и схему сравнения, первый вход которого соединен с управляющими входами коммутаторов и является первым управлякицим входом устройства, второй вход схемы сравнения являетсявторым управлягацим входом устройства, выходы одних коммутаторов первой группы являются числовыми выходами первой группы входов устройства, а выходы других коммутаторов первой группы соединены с входами первой группы входов сумматора, входы второй группы входов которого, соединены с выходами элементов И, выходы сумматора являются числовыми выходами второй группы выходов устройства, входы первой группы входов элементов И соединены с выходами вспомогательного блока памяти, а входы второй группы входов - с выходом схемы сравнения, выходы коммутаторов второй группы соединены с входами Соответствующих рабочих блоков памяти, входы второй группы входов коммутаторов первой группы соединены с соответствующими вькодами рабочих блоков памяти, входы первой группы входов коммутаторов второй группы являются со- Q ответствующими адресными входами уст- ройства, входы второй группы входов коммутаторов второй группы соединены to с соответствующими адресными входами 4 устройства, входы вспомогательного блока памяти соединены с входами вто00 00 рой группы входов коммутаторов второй группы.