Преобразователь кода Советский патент 1985 года по МПК G06F5/02 

О5

сх Ф to ю

.Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных мат шинах и дискретных системах управле.ния при преобразовании чисел из двой но-десятичной системы в двоичную.

Известен преобразователь кода, содержащий анализатор двоичного кода, первый вход которого является управЛЯЮЩИТ.1 входом устройства, вторая группа входов соединена с информационными выходами первого счетчика и первой информационной группой входов схемы сравнения, а выход - с первым входом первого элемента И, выход которого соединен со счетным входом втрого счетчика, а второй 1зход - со Счетньм входом первого счетчика и выходом второго элемента И, первый вхо которого является входом устройства, а второй вход второго элемента И соединен с выходом триггера, первый вход которого является.установочным входом устройства, а второй вход соединен с выходом схемы сравнения, вто рая информационная группа.входов которой является- информационной группой входов устройства Cl J.

Недостатком данного устройства является невысокое быстродействие из-за наличия времени запаздывания в цепи, блокирующей прохождение счетных импульсов на входы- счетчиков, вследствие чего возникает ограничение на максимальное значение частоты преобразования.

Известен также преобразователь кода, содержащий- элемент И, первьш вход которого является тактовым входом преобразователя, второй вход соединен с выходом триггера, а выход элемента И - с входом сдвигового регистра, выходы которого соединены с первыми входами группы элементов И, вторые входы которых соединены с выходами входного регистра, вход сброса которого соединен с входом сброса преобразователя и входом сброса сумматора, входом начальной установки сдвигающего регистра и нулевым . входом триггера, ед1шичный вход которого является входом пуска преобразователя, тактовьй вход сумматора Соединен с выходом элемента И, первые и вторые входы группы элементов ИЛИ - соответственно с выходами дешифраторов прямого и дополнительного кодов, информационные входы

которых соединены с выходами группы элементов И, а первьш и второй управляющие входы - соответственно с единичным и нулевьм выходами триггера знака, выходы группы элементов ИЛИ .- с входами сумматора Г2 J.

Недостатком этого устройства является большой объем оборудования.

Наиболее близким по технической сущности, и достигаемому результату к изобретению является преобразователь коДа, содержащий первьш и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера .- с выходом обнуления второго счетчика, а второй вход - с управляющей шиной устройства Сз j.

Недостатком известного преобразователя кодов является невысокая функциональная надежность из-за наличия разбросов во временных задержках элементов устройства.

Целью изобретения является повы1иение функциональной .надежности преобразователя.

Указанная цель достигается тем, что в преобразователь кода, содер- . жащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера - с выходом обнуления второго счетчика, а второй вход - с управляющей шиной устройства, введены анализатор кодов и управляемый делитель частоты, информационней вход которого соединен с шиной тактовых импульсов, а управляющий вход - с выходом анализа-тора кодов, входы которого соединены с выходами разрядов второго счетчика, выход управляемого делителя частоты - с вторым входом элемента И

На чертеже представлена функциональная схема преобразователя кода.

Преобразователь, кода содержит управляемьй делитель 1 частоты, тригге 2, элемент И 3, первьй и второй счетчики 4 и 5 и анализаторов 6 кодов. .

Информационный вход управляемого делителя 1 частоты соединен с шиной 7 тактовых импульсов, управляющий вход - с выходом анализатора 6 кодо а выход управляемого делителя частоты - с вторым входом элемента И 3, 31 первый вход которого соединен с выхо дом триггера 2., а выход подключен к входам первого и второго счетчиков 4и 5. Выход обнуления второго счетчика 5соединен с первым входом триггера 2, выходы разрядов второго счетчика подключены к входам анализатора 6 кодов второй вход триггера 2 соединен с управляющей шиной 8 устройства. . . Управляемый делитель 1 частоты осуществляет деление частоты счетных импульсов, поступающих с частотой f, иа его информационный вход с шины 7 тактовых импульсов в соответствии с .коэффициентом деления, которьй задается на его управляющем входе. Триггер 2 управляет работой эле мента И 3, который разрешает или бло кирует прохождение счетных импульсов с выхода управляемого делителя 1 частоты на входы первого и второго счетчиков 4 и 5. Первый счетчик 4 фиксирует резуль тат преобразования и работает в режиме сложения. Второй счетчик 5 фиксирует код, который должен быть преобразован, и работает в режиме вычитания, а в момент обнуления формирует сигнал окончания преобразоваАнализатор 6 кодов анализирует состояние выходов второго счетчика 5 например с третьего разряда по самый старщий разряд, в результате чего задается козффициент деления управляемого делителя 1 частоты. Принцип работы анализатора 6 кодов заключает ся в том, что при наличии логической 1 хоты бы в одном из контролируемых разрядов второго счетчика 5 анализатор 6 кодов активизирует свой выход. При этом коэф(})ициент деления управляемого делителя 1 частоты имее значение 1. Если же все контролируемые разряды второго счетчика 5 находятся в нулевом состоянии, то на выходе анализатора 6 кодов также ф.ор мируется значение логического О, что соответствует коэффициенту деления управляемого делителя 1 чистоты, равному N, где значение N опре деляется из соотношения ... fmax N -f-, - максимальное значение частоты преобразования. 22 которое ограничивается быстродействием элементов устройства; максимальное допустимое значение частоты Н11жнего предела, которое обеспечивает, точное преобразование кода. Работа преобразователя кода осуществляется следующим образом. Для преобразования двоично десятичных чисел в двоичные первый счетчик 4 выполнен двоичным, а второй счетчик 5 - двоично-десятичным. В начале цикла преобразования обнуляются первый и второй счетчики 4 и 5, во второй счетчик 5 заносится, например, максимальное двоичнодесятичное число, на основании которого анализатор 6 кодов устаиавливает в управляемом делителе 1 частоты козффициент деления, равный 1. Затем установочны импульс на управляющей шине 8 устройства устанааливает триггер 2 в состояние, при котором элемент И 3 открыт, и счетные импульсы с частотой поступают на входы первого и второго счетчиков 4 и 5 до тех ПОР, пока на выходах с 3-го разряда по последний разряд второго счетчика 5 будет хотя бы одна 1. В момент обнуления выходов второго счетчика 5 анализатором 6 кодов задается коэффициент деления управляемого делителя 1 частоты, соответствующий нижнему пределу частоты преобразования, который учитьшает наличие времени запаздывания в цепи, блокирующей прохох дение счетных импульсов на входы счетчиков 4 и 5. I В момент обнуления второго счетчика 5 формируется сигнал, устанавливающий триггер 2 в исходное состояние, при котором элемент И 3 закрывается, и поступление импульсов на счетчики 4 и 5 прекращаются, а на выходах первого счетчика 4 фиксируется двоичный код числа, соответствующий поступившему во второй счетчик 5 двоично-десятичному коду числа. Предлагаемый преобразователь осуществляет преобразование в области больших чисел на предельной частоте, значение которой определяется частотными .характеристиками элементной базы,в области малых чисел - на час51168922Ь

трте, учитывающей ограничение вре-ной надежности устройства для

мени запаздьшания в цепи, блокирую- всего диапазона преобразуемых чи-

щей прохождение счетных импульсов насел и входных частот, поступаю входы первого и второго счетчиков, Щих для преобразования на устройчто приводит к повышению функциональ-ство. ,

ПРЕОБРАЗОВАТЕЛЬ КОДА, содержащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера соединен с выходом обнуления второго счетчика, а второй вход - с управляющей шиной устройства, о т л и ч .а ю щ и и с я тем, что, с целью повышения функциональной надежности преобразователя, в него введены анализатор кодов и управляемый делитель частоты, информационный вход которого соединен с шиной тактовых импульсов, а управляющий вход - с выходом анализатора кодов, входы которого соединены с выходами разрядов второго счетчика, выход равляемого делителя частоты соединен (Л с вторым входом элемента И. с