Регистр для буферного запоминающего устройства Советский патент 1985 года по МПК G11C19/00 

11

Изобретение относится к вычислительной технике. Регистр может быть использован при проектировании синхронных буферных запоминающих устройств ,(ЗУ) в качестве управляющего регистра.

Целью изобретения является упрощение регистра и повышение его быстродействия.

На чертеже показана схема регистр ра.

Регистр содержит р5-триггеров 1 и f+1 логических элементов 2 (Е - число разрядов регистра), выполненных на МДП-транзНСторах 3-10: ключевые транзисторы 3 и 4 и управляющие (вентильные) транзисторы 7-10 с индуцированным каналом, все нагрузочные транзисторы 5 и 6 с встроенным каналом (обедненные нагрузки) или с нулевым порогом.

Стоки транзисторов 10 и 8 (+1)го логического элемента являются прямым и инверсным входами Считывание Стоки транзисторов 9 и 7 первого логического элемента являются прямым и инверсным входами Запись. Инверсный выход 1-го триггера является выходом регистра Готовность входа, прямой выход -го триггера является выходом регистра Готовность выхода

Регистр постоянно возбуждается -; двухфазными неперекрывающимися тактовыми импульсами (фазами) Ф и Ф2.

Принцип работы регистра следующий

Если в данный по при записи (считывании) t-й или (1+1)-й триггер переключается в 1 (О), а (1+1)-й (i-й) устанавливается в О (1), то в следующий момент по .ф на (i + D-M выходе регистра возникает импульс, который переключает в 1 (4+1)-и и в О i-й триггеры. Логическая 1 - приблизительно 5 В, логический О - приблизительно О В.

По каждому Ф через транзисторы 7-10 происходит предзаряд затворов ключевых 3 и 4 и нагрузочных 5 и 6 транзисторов нечетных логических элементов, а по предзаряд затворов тех же транзисторов четных логических элементов.

I Запись нового слова в буферное ЗУ производится по ф установлением высокого уровня на входе Зп. и низкого на входе Зп Если буферное ЗУ не заполнено, то высокий уровень по Ф передается на затворы

112

нагрузочных транзисторов 5 и 6, а низкий - на затворы ключевых транзисторов 3 и 4. По окончании урони удерживаются на затворах этих транзисторов, и по Ф2 на первом выходе фор мируется положительньй импульс (маркерная 1), который переключает в 1 первый триггер и служит для занесения входного слова в буферное ЗУ. Далее маркерная 1 продвигается по регистру слева направо и управляет сдвигом в буферном ЗУ. Когда по Ф2 импульс действует на ч-м выходе, он переключает в 1 1-йив:0 (|-1)-й триггеры. По этому же импульсу Ф, после переключения триггеров производится презаряд затворов транзисторов 3-6 четных логических элементов. В (i+1)-M элементе реализуется совпадение низких уровней на затворах транзисторов 3 и 4 и высоких уровней на затворах транзисторов 5 и 6. По 4 формируется импульс высокого уровня на ()-м выходе через открытые транзисторы 5 и 6. Так как эти транзисторы с встроенным каналом (или с нулевым порогом), то уровень напряжения передается на выход без понижения, ;-й триггер переключается в О, (1+1)-й - в 1.

В регистре должен быть обеспечен быстрый разряд выходных шин. Разряд происходит частично во время паузы между импульсами через транзисторы 5 и 6 (относительно большое сопротивление), и если эта пауза не велика, то полного разряда может не произойти. Окончательный разряд выходньгх шин происходит в начальньй момент по следующему тактовому импульсу. Например, после формирования импульсов на i-м выходе по фи на (i+1)-M выходе по Ф, окончательный разряд i-й выходной шины происходит вследствие того, что в первый момент по ф, когда начинается заряд (т + О-й выходной шины и i-й триггер еще установлен в 1 через транзистор 8 i-ro элемента передается высокий уровень на затвор транзистора 4, последний открьшается и быстро (через малое сопротивление) разряжается i-я выходная шина. По этому же импульсу Н после переключения i-ro триггера в О могут затем снова установиться низкие уровни на затворах транзис3торов 3 и А i-ro элемента-, это соответствует записи информации в буферное ЗУ подряд по каждому импульсу 4 . Рассмотрим случай, когда(i+1)-fl и все последующие триггеры регистра установлены в При занесении нового слова маркер ная 1 продвигается.до -гo триггера. По Фг она заносится в -l-ft триггер, в (/i+1)-M эламеите низкий уровень передается на затворы транзисторов 3 и 6j высокий - на затворы транзист оров 4 и 5. Так как транзистор А npi этом открыт, то в (-1+1)-и выходной шине импульс не формируется, 1-й триггер остается в 1. При считывании высокий уровень подается на вход Сч., низкий на вход Сч., По ф через управляющие (вентипьные) транзисторы происхо дит предзаряд, и если триггеры рёгис ра находятся в состоянии 1, то по , ф, на выходе ()-го элемента форми руется импульс, И-и триггер переключается в О, в в-м элементе высокие уровни передаются на затворы транзис .114 торов 5 и 6, а низкие - на затворы транзисторов. 3 и 4. По ft, формируется импульс наС-й выходной шине,, онпереключает в О (-1)-й триггер и возвращает в 1 f-й. Далее маркерН1Л О продвигается по регистру, и импульсы на его выходах управляют сдвигом данных в буферном ЗУ, Запись и считывание могут происходить одновременно, при этом маркерные 1 и О продвигаются по регистру навстречу, и в определенном разряде их продвижение прерывается, конфликтных ситуаций не возникает благодаря тому, что каждый триггер neper ключается в О и 1 по разньм тактовым импульсам, и предзаряд смежных элементов также производится по разньн тактовым импульсам, т.е. в регистре имеется временное разделение сигналов. Подготовка регистра.к работе после включения питания осуществляется подачей серии сигналов Считывание, при этом регистр очищается, т.е. все триггеры устанавливаются в О.

1. РЁгаСТР ДЛЯ БУФЕРНОГО ЗАПШИЙАЩЕГО УСТРОЙСТВА, содержавший Р R5 -триггеров и Е+1 логических элементов (t число .разрядов perkcrра), причем первый и второй-входы (Р+1)-го логического элемента соеди иены с инверсным выходом i-ro и прямым выходом )-го RS-триггеров соответственно, где 1...вл первый вход первого логического элемента является входом записи регистра, а второй вход последнего логического элемента - входом считывания регистра, третьи входы нечетных и четных логических элементов являются соответственно первым и втр рым тактовыми входами регистра, а управлякщие входы данных элементов соответственно вторьм и первым тактовыми входами регистра, выход (i+1)-го. логического элемента соединен с R-входом i-ro, S ВХОДом