Вычислительное устройство Советский патент 1985 года по МПК G06F7/52 

pa соединены соответственно с входами разрешения и сложения первого сумматора, инверсный выход старшего разряда четвертого сумматора соединен с первым входом первого элемента И, выход которого соединен с первым входам второго элемента И и управляющим входом элемента ЗАПРЕТ, выходом соединенного с тактовыми входами регистров с первого по чет вертый, второй вход второго элемента И и информационНьй вход элемента ЗАПРЕТ соединены с тактовым входом устройства, выходы трех старших разрядов четвертого регистра соеди нены соответственно с первым, вторым

3411

входами элемента ИЛИ и с выходом начала формирования результата уст- ройства, выход элемента ИЛИ соединен с вторым входом первого эЛемента И, выход второго элемента И соединен с счетным входом счетчика, вход приема информации которого соединен с входом установки четвертого регистра и входом начальной установки устройства, информационные входы четвертого регистра и счетчика соединены соответственно с входами константы и порядка делителя устройства, выход счетчика является выходом порядка результата устройства.

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра, два сумматора, схему сравнения, причем вход мантиссы делимого устройства соединен с первой группой информационных входов первого регистра, выходы первого регистра со смещением на один в сторону старших и выходы второго регистра подключены соответственно к йервой и второй группам информационных входов первого сумматора, вьрсоды которого подключены к первой группе информационных входов второго сумматора, выходы последнего подключены к второй группе информационных входов, первого регистра, первые .группы информационных входов второго и третьего регистров подключены соответственно к входам коэффициентов умножения и деления устройства, входы установки первого, второго и третьего рет гистров соединены с входом начальной установки устройства, входы разрешения и сложения первого сумматора соединены соответственно с первым и вторым входами мантиссы делителя устройства, выход схемы сравнения соединен с входом разрешения второго сумматора и с первым выходом мантиссы результата устройства,вход сложения второго сумматора соединен с вторым выходом мантиссы результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения деления при поразрядном вводе делителя, оно содержит четвертый регистр, третий, четвертый и пятый сумматоры, два элемента И, элемент ИЛИ, элемент ЗАПРЕТ и счетчик, причем выходы четвертого регистра соединены с первыми группами информационных входов третьего и четвертого сумматоров, выходы которых подключены соответственно к СП вторым группам информационных вхос дов второго и третьего регистров, выходы которых соединены соответственно с вторыми группами информа§ ционных входов третьего и четвертого сумматоров, выходы четвертого сумматора соединены с второй груп пой информационных входов второго со сумматора и со смещением на один в сторону младших с первой группой 4: входов пятого сумматора, вторая группа информационных входов которого соединена с выходами первого сумматора, выход знака первого регистра соединен с входом сложения второго сумматора, входом вычитания третьего сумматора, входом сложения пятого сумматора и с первым входом схемы сравнения, второй вход которой подключен к выходу знака пятого сумматора, выход схемы сравнения соединен с входом разрешения третьего сумматора, входы разреше- ния и вычитания четвертого суммато

1

Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных устройствах.

Целью изобретения является расширение функциональных возможностей за счет обеспечения деления при поразрядном вводе делителя.

На чертеже представлена схема вычислительного устройства.

Вычислительное устройство содержит регистры 1,2,3 и 4, сумматоры 5-9, схему 10 сравнения, элемент ИЛИ 11, элемент И12, элемент 13 ЗАПРЕТ, элемент И 14, счетчик 15, вход 16 коэффициента умножения, вход 17 коэффициента деления, входы 18 и 19 мантиссы делителя, вход 20 мантиссы делимого, вход 21 константы,вход-22 порядка делителя, вход 23 начальной установки, тактовый вход 24, выходы 25 и 26 мантиссы результата, выход 27 порядка результата, выход 28 начала формирования результата.

Сумматоры 5-9 являются сумматорами-вычислителями.

Сумматоры 5 и 6 при отсутствии сигнала на входе разрешения осуществляют передачу кода с первого информационного входа на выход без изменения. При на-пичии сигналов разрешения и сложения осуществляется сложение операндов, при отсутствии сигнала сложения - вычитание второго операнда из первого сумматора 7, 8. При наличии сигнала вычитания сумматоры вычитают первый операнд из второго и при отсутствии сигнала разрешения передают на выход код . второго информационного входа.

Сумматор 9 при наличии сигнала вычитания вычитает код первого информационного входа из кода второго информационного входа, в противном случае - складывает.

Вычислительное устройство в режиме деления параллельного кода на последовательный код работает следующим .образом.

По импульсу начальной установки, поступающему на вход 23 устройства происходит запись начальных значений в регистры 1,2,3 и 4 и в счетчик 15 с соответствуюпщх входов устройства 20,16,17,21 и 22, причем в регистры 2 и 3 записывается код О, в регистр 1 - код мантиссы делимого М, в старший разряд регистра 4 - код 1, в остальные ра.. т.е. в регистр 4

т.е. в регистр 4 зады - код

писывается код R, в счетчик 15 дополнительный код П порядка делителя.

Код делимого М может изменяться

3R .. 3R

в пределах - тт М -г,

D4 О4

После начальной установки выполняются (k+n+1) циклов вычисления. где (k+1) - число пустых разрядо при нарушении нормализации делителя, о - требуемое число значущих разрядов частного, В каждом j-OM циклe(j 0, 1,.. k+n) на входы 18 и 19 устройства подается цифра S . j-ro разряда «(начиная со старшего) мантиссы делителя, представленного в избыточном двоичном коде. Цифра S; у каждого разряда может принимать одно из трех значений: О, 1, -1, которы кодируются двумя двоичными разряда ми Р)( ), следующим .образом t РХ 1 Ч X i соответст вуёт S;,,.. 6, P,,j 1, q, О Ь PX,J Ь соответствует S q . 1 соответствует S. Вычислительное устройство работ ет только при положительных значениях мантиссы делителя. За (k+n+1) циклов принимаются все разряды мантиссы делителя. При этом полное значение делите ля X равно 2 5 В каждом j-ом цикле (j k+1, k+2,.,,, k+n) на рыходах 25 и 26 устройства формируется цифра S , i-ro (начиная со старшего) разряда мантиссы частного в избыточном дво ичном коде (i О,1,2,,,,,,п-1). Порядок частного формируется счетчиком 15 и выводится на выходы 27 устройства. За п циклов на выходы 25 и 26 устройства выдаются все разряды ма тиссы частного. При этом полное зн чение частного 2 равно П V , 0 V В каждом J-OM цикле управление работой сумматоров 5 и 8 осуществля ется кодом цифры S X J управление работой сумматоров ё и 7 - кодом цифры S 2 . , управление работой сумматора 9 - знаковым разрядом регист ра 1 , Разряд цифры S : формируетс схемой 10 сравнения, навходы кото рой подаются знаковые разряды сумматора 9 и регистра 1, Разряд q . цифры S, ; является знаковым разрядом регистра 1, j-ый вычислительный цикл заканчивается появлением j-ro импульса на входе 24 устройства (счет импульсов начинается после НУ), после чего начинается (3+1)-ый вычислительный цикл. Импульс с входа 24 устройства поступает либо через элемент И 14 на счетный вход счетчика 15., либо через элемент 13 ЗАПРЕТ - на такто,вые входы регистров 1,2,3 и 4, Происходит запись в регистры 1,2 и 3 с их вторых информационных входов и сдвиг содержимого регистра 4 на один разряд в сторону младших. Управление элементами И 14 и ЗАПРЕТ 13 осуществляется элементами ШШ 11 и И 12 по анализу старших разрядов регистра 4 и сумматора 2, Начальные значения кодов в регистрах 1,2,3,4 не изменяются до тех пор, пока Sx.j не примет единичное значение. Это позволяет провести первую нормализацию делителя,т,е. исключить все старшие разряды мантиссы делителя, заполненные нулями. Элемент И 14 при нормализации открыт,. Поэтому при приеме нуля в очередном разряде мантиссы делителя код счетчика 15 увеличивается на единицу. После окончания первой нормализа- ции элемент И 14 закрывается и открывается элемент 13 ЗАПРЕТ. В регистры 1,2,3 и 4 хаписываются новые значения кодов, после чего значения данных регистров не изменяются до тех пор, пока на входах 18 и 19 не появятся коды О или 1. Это позволяет провести вторую нормализацию делителя, т.е. исключить старшие разряды мантиссы делителя при приеме на входы 18 и 19 устройства последовательности: S ; I у Ij Ij При этом в регистре 3 формируется код мантиссы нормализованного дели- . теля, умноженный на коэффициент R k ,,.),,j2-, где S О или 1, В счетчике 15 формируется порядок частного, равный порядку нормализованного делителя, взятому с обратным знаком П2 Начиная с (k+1)-ro цикла процесс нормализации заканчивается, начинается формирование на выходах 25 и

26 цифр мантиссы частного, начиная со старшего разряда, в избыточном двоичном коде.

В (k+1)-oM цикле на выход устрой-ства 28 выводится положительный импульс с выхода разряда регистра 4 с весом 2 R для подготовки следующего устройства системы к приему цифр частного,

Элемент 13 ЗАПРЕТ постоянно отт крыт, элемент И 14 постоянно закрыт. По каждому j-му импульсу (), ..,,,k+1,...,,k+n), поступающему на вход 24 устройства, содержимое регистра 1,2,3 и 4 обновляется.

Таким образом, в течение., (k+n+l) циклаформируется на выходах 25 и 26 устройства последовательный код . мантиссы частного, а на выходах 27 устройства - параллельный код порядка..

Кроме деления параллельного кода на последовательный код устройство .позволяет вычислять результат умножения последовательного кода на дробный коэффициентj заданный числами в параллельном коде. При этом не требуется какая-либо перестройка структуры.

При вычислении функции Z - х

о

на входы 20 и 21 устройства необходимо подать О, на вход 16 параллельный дополнительный код операнда А, на вход 17 - параллельный код операнда В.(Вход 22 в этом режиме не используется)

Последовательный код операнда X на входы 18 и 19, а также управляющие сигналы на входы 23 и 24 устройства подаются также, как и в первом режиме.

Так как структура не перестраивается, алгоритм работы устройстйа

при вычислении функции Z - х тот

Б

ЧТО. И в первом режиме. Отличие заключается лишь в записи начальных условий.

В течение всего процесса вычислений элемент ЗАПРЕТ 13 открыт, элемент И 14 закрыт. Работа устройства происходит аналогично предыдущему режиму..

.Методическая погрешность вычисления не превьш1ает 2 при вьшолнении условия .