Буферное запоминающее устройство Советский патент 1986 года по МПК G11C19/00 

дешифратор tO, элементы И II и 12, элемент Ш1И 13, элементы задержки 14 и 15, триггеры 16-18 и управляющие входы 19-22. В режиме записи по импульсам на входе 9 осуществляется запись информационного слова в блок 1 памяти по адресу, определяемому счетчиком 4, а также изменения состояния счетчика 4. Блок 6 сравнивает содержимое счетчиков 4, и 5 и а зависимости от результата сравнения вырабатываются управляющие выходные сигналы (буфер полный, буфер пуст), С приходом на вход 22 сигнала синхронизирующего импульса (СИ) и при наличии заданного кода на входах 2 осуществляется запись в регистр 7 текущего состояния счетчика

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств (ВЗУ) в сие- темах сбора и обработки измерительной информации. .1

Цель изобретения - повышение надежности и увеличение информационной емкости устройства.

На чертеже приведена структурная схема предлагаемого устройства.

Буферное запоминающее устройство, содержит блок 1 памяти, коммутаторы 2 и 3, счетчик 4 адреса чтения, счечик 5 адреса записи, блок 6 сравнения, регистр 7, элементы И 8 и 9, дешифратор 10, элементы И 11 и 12, элемент ИЛИ 13, элементы задержки 14 и 15, триггеры 16-18 и управляющие входы t 9-22.

БЗУ используется для промежуточного хранения измерительной информации и соответствующей ей идентификаторов (номеров каналов). Присвоение, идентификаторов измерительной информации в рассматриваемых системах осуществляется в устройствах селекции информационных каналов Алгоритм работы этих устройств основан на вычислении временного интервала, определяющего положение синхронизирующего импульса внутри теле-

7., и последующая информация будет записываться в последующие ячейки памяти. Если в момент прихода СИ на входах 2 отсутствует заданный код, то это свидетельствует о сбое, и последующая информация будет записываться с начального адреса сбойной группы данных, хранящегося в регистре 7. В режиме чтения по импульсам на входе 20 осуществляется считывание информации из блока 2 памяти по адресу, определяемому счетчиком 4, а также изменение состояния счетчика 5. Блок 6 сравнивает содержимое счетчика 4 и регистра 7 и в зависимости от результата сравнения вырабатываются управляющие выходные сигналы (буфер полный, буфер пуст), I ил.

метрического цикла, и сравнении его с заданньм. При совпадении текущего и заданного интервалов выбранному синхронизирующему импульсу (Мг) и,

следовательно, и соответствующей ему измерительному информации присваивается идентификатор. Канал передачи с,инхронизирующих импульсов подвержен действию помех, что приводит к пропаже или появлению лишних синхронизирующих импульсов. Сбой в канале синхронизации приводит к нарушению соответствия между кодом счетчика интервалов и соответствунвдим ему временным положением синхронизирующего импульса внутри телеметрического цикла. Следствием Этого является нарушение соответствия между измерительной информацией и присваиваемой

ей идентификаторами. Это приводит к записи в БЗУ ошибочной информации.

Устройство работает следующим образом.

В начале работы сигналом начальной установки (цепь начальной установки на чертеже не показана) счетчики 4 и 5, регистр 7 устанавливаются в нулевое состояние, триггер 16

устанавливается в состояние О (буферный неполный) , триггер 17 в состояние 1 (буфер пуст), триггер 18 в состояние 1 (нет сбоя синхрони

зации). Сигналы на входах 19 и 20 разнесены во времени.

В режиме записи на информационный вход блока 1 памяти накопителя поступает телеметрическое слово в виде параметра и идентификатора (номера канала). Одновременно на вход 19 устройства поступает сигнал синхронизации записи Сх. зап. высокого уровня. Высокий уровень на входе 19, действуя на управляющие входы ком- 2 и блока 1 . подключает к адресным входам накопителя выходы счетчика 5 и переводит его в режим записи. Задержанный на элементе 14 задержки сигнал .Сх. зап., действуя на управляющие входы коммутатора 3, подк;иочает ко вторым входам блока 6 сравнения выходы счетчика 5. В режиме записи на блок 6 сравнения сравниваются содержимые счетчиков. 4 и 5 По концу записи сигнал на входа 19 устройства принимает низкий уровень. По заднему фронту Сх.зап. содержимое счетчика 5 увеличивается до адреса записи следующего телеметрическо- го слова. Задний фронт сигнала Сх.зап., задержанный на элементе 14 задержки, поступает на С-вход триггера 6. Задержка заднего фронта сигнала Сх.зап. необходима для устранения влияния переходных процессов возникающих в счетчике 5 при переключениях на результат сравнения. На информационньй р-вход триггера 16 поступает сигнал с выхода блока 6 сравнения, Если по концу записи содержимые счетчиков 4 и 5 ,. то это означает, что буфер заполнен. В этом флучае на выходе блока 6 сравнения - высокий уровень и триггер 16поС-входу установится в состояние (буфер полный). Если содержимые счетчиков 4 и 5 не равны, то иа выходе блока 6 сравнения - низ кий уровень и триггер 16 по С-входу установится в состояние О (буфер неполный).С приходом на вход 22 устройства сигнала Мг анализируется код, по- ступакиций на входы 21 устройства от счетчика интервалов. На выходе дешифратора 10 высокий уровень сигнала будет сформирован только для одного фиксированного кода счетчи- ка интервалов. Если приход упомянутого кода совпал во времени с приходом Мг, то значит в канале синхрониза0

0

5

5

ции не обнаружено сбоя. Высокий уровень сигнала с выхода дешифратора 10 открьшает элемент И 9 для прохождения сигнала Мг на входы элементов И 11 и 12 и вход записи регистра 7. По переднему фронту сигнала Мг в регистр 7 переписывается содержимое счетчика 5. Следовательно с приходом Мг при отсутствии сбоя в канале синхронизации в регистр 7 запишется начальный адрес записи следук}- щей группы. Если к приходу Мг буфер не заполнен, то высокий уройень сигнала инверсного выхода триггера 16 откроет элемент И I1 для прохождения сигнала Мг через элемент ИЛИ 13 на вход С-триггера 17. В режиме записи, если буфер не заполнен (содержимые счетчиков 4 и 5 не равны) , триггер 17 по С-входу установится в состояние О (буфер не пуст). Если буфер заполнен, то высокий уровень сигиапа с прямого выхода триггера 16 открывает элемент И 12 для прохождения сигнала Мг на R-вход триггера I7. Триггер 17 установится в состояние О (буфер не пуст). Если с приходом Мг на входах 21 устройства нет фиксированного кода, то на выходе дешифратора И 10 формируется сигнал низкого уровня. Пэ переднему фронту Мг триггер 18 по С-входу установится в состояние О (сбой синхронизации). Высокий уровень сигнала с инверсного выхода триггера 18 откроет элемент И 8 для прохождения сигнала Сх.зап. на вход записи счетчика 5. При записи следующего телеметрического слова по переднему фронту сигнала Сх.зап. в счетчик 5 из регистра 7 перепишется начальный адрес записи сбойной группы. Запись последующей информации начнется с этого адреса. Одновременно задержанный на элементе 15, сигнал Сх.зап. поступит на установочный вход триггера 18 и установит его в состояние I (нет сбоя синхронизации).

В режиме чтения на входе 19 устройства сигнал Сх.зап. имеет низкий уровень. Низкий уровень этого сигнала, воздействуя на управляющие входы коммутатора 2 и блока памяти 1, под- ключит к адресным входам накопителя выходы счетчика 4 и переведет накопитель в режим чтения. Одновременно низкий уровень этого сигнала через

элемент 4 задержки, воздействуя на управляющие входь коммутатора 3, подключит ко вторым входам блока 6 сравнения выходы регистра 7. По концу цикла чтения на вход 20 устройства поступит сигнал синхронизации чтения Сх. чт. По переднему фронту этого сигнала содержимое счетчика 4 увеличится до адреса чтения следующего слова. Одновременно сигнал Сх.чт. через элемент ИЛИ 13 поступает на С-вход триггера 17. В режиме чтения на блоке 6 сравнения сравниваются содержикые счетчика 4 и регистра 7. Если в режиме чтения их содержимые равны, то значит из блока 1 памяти прочитана вся достоверная информация. В этом случае на выходе блока 6 сравнения сформируется высокий уровень. По С-входу по заднему фронту сигнала Сх. чт. триггер 17 в этом случае установится в состояние 1 (буфер пуст). Если содержимое счетчика 4 и регистра 7 не равны, то на выходе блока 6 сравнения сигнал имеет низкий уровень. По заднему фронту сигнала Сх. чт. по С-ВХОДУ Триггер 17 установится в состояние О (буфер не пуст).

Таким образом, если в накопитель записана информация, содержащаяся в телеметрической группе, где был обнаружен сбой синхронизации, то запись следующей группы будет произ водиться по адресам записи этой сбойной группы. Выдача состояния о наличии в буфере достоверной информации произойдет после записи в накопитель хотя бы одной группы, где не было обнаружено сбоя синхронизации. Объем накопителя для предлагаемого БЗУ должен превышать объем информации, содержащейся - в одной телеметрической группе.

Формула изобретения

Буферное запоминающее устройство содержащее блок памяти, информационные входы и выходы которого являются соответствующими вxoдa ш и выходами устройства, адресные входы блока памяти подключены к выходам первого коммутатора, управляющий вход которого Является первым управляющи входом устройства и подключен к управляющему входу блока памяти и к

первому управляющему входу счетчиКа адресов записи, выходы которого подключены ко входам первой группы первого коммутатора, входы второй

группы которого подключены к выходам счетчика адресов чтения и ко входам первой группы блока сравнения, вход счетчика адресов чтения является вторым управляющим входом устройства, триггеры, элементы И и элемент ИЛИ, отличающееся тем, что, с целью повышения надежности и увеличения информационной емкости . устройства, оно содержит регистр,

второй коммутатор, элементы задержки и дешифратор, входы которого являются управляющими входами группы устройства, входы регистра подключены к выходам счетчика адресов записи и

ко входам первой группы второго коммутатора , вход которого подключен к

выходу первого элемента задержки

t

и к С-входу первого триггера, вход первого элемента задержки подключен

к управляющему входу блока памяти и к первойу входу первого элемента И, выход которого подключен ко второму управляющему входу счетчика адресов записи и ко входу второго элемента

задержки, выход блока сравнения подключен к D-входам первого и второго триггеров, первые выходы которых являются управляющими выходами устройства, R-вход первого триггера подключен ко входу счетчика адресов

считывания и к первому входу элемента ИЛИ, выход которого подключен к С-ВХОДУ второго триггера, второй вход первого элемента И подключен к

выходу третьего триггера, D-вход

которого подключен к выходу депгафра- тора и к первому входу второго элемента и, второй вход второго элемента И подключен к С-входу третьего

триггера и является третьим управляющим входом устройства, R-вход третьего триггера подключен к выходу второго элемента задерЯски, выход второго элемента И подключен ко входу регистра и к первым входам третьего и четвертого элементов И, вторые входы которых подключены соответственно ко второму и первому выходам первого триггера, выходы третьего и четвертого элементов И подключены соответственно ко второму входу элементов ИЛИ и Н-входу второго триггера,выходы регистра подключены к входам

712577048

счетчика адресов записи и к входам выходы которого подключены к входам второй группы второго коммутатора, второй группы блока сравнения.

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств в системах сбора и обработки измерительной информации. Цель изобретения - повьппе- ние надежности и увеличение информационной емкости устройства. Буферное запоминающее устройство содержит блок 1 памяти, коммутаторы 2 и 3, счетчик 4 адресов считывания, счетчик 5 адресов записи, блок 6 еравне- HHHj.регистр 7, элементы И 8 и 9, (О с 22