Буферное запоминающее устройство Советский патент 1991 года по МПК G11C19/00 

О vj

N3 СЛ Ю VJ

Изобретение относится к вычислитель ной технике и может быть использовано при построю- и буферных запоминающих уст ройг.гв (F3V) в системах сбора и обработки информации.

Цель изобретения - повышение достоверности работы устройства.

На чертеже приведено схема буферного запоминающего устройства

Буферное запоминающее устройство содержит блок 1 памяти, мультиплексор 2, регистр 3. элемент И 4, дешифратор 5, мультиплексор G, счетчик 7 адреса записи, счет чик.8 адреса ч гения, регистр 9, элемент ИЛ И 10. фпрмиропатель 11 импульсов, элемент 12 задержки, триггер 13, элемент И 14 де шифргпор 15, информационные пходы 16- 17 устройств,), вход 13 синхронизации затлей. вход 19 признака окончания очередной группы слов (Mr), вход 20 синхронизации MI енш:.

/строй„гко работает следующим обра г,м

Ь начапе работы сигналом начальной ут,анон ки (цепь начальной установки на чертеже не показана) счетчики 7 и Ч, регистры 3 и 9 устанавливаются в нулевое состоя нпе, триггер 3 уст анапл ипастся в cocuMuii e Г (nei сбоя синхронизации). Сигналы на управляющих входах 18 и 20 разнесены an времени.

В режиме записи на информационные поступает слово данных в виде параметра и идентификатора. Спустя некоторое время на вход 18 устройства поступает сигнал синхронизации записи высокого уровня. Сигнал пыникого уровня с выхода окемонта ИМИ 10. воздействуя на управляющие входы мультиплексора 6 и блока 1 памяти подключает к адресным входам . блока 1 памяти дыходы счетчика 7 адреса з-чписм и ппр водит блок 1 памяти в режим записи. С информационных входов 16 слово данных поступает на вход мультиплексора 2 и per исгра 3. Часть слова данных, соответствующая разрядам идентификатора, поступает icT -же на вход дешифратора 5. При наличии на информационных входах 16 информационных слов (их идентификаторы ог- личны от идентификатора слова времени) на выходе дешифратора 5 будет присутствовать сигнал низкого уровня, блокирующий прохождение импульса синхронизации записи через элемент И 4. запись в регистр 3 не производите1 . Сигнал высокого уровня появится на выходе дешифратора 5 лишь в случае наличия на входах 16 БЗУ слова времени (оно имеет определенный идентификатор, который иб.-аружииаст дешифратор Б) Сипмл вч т кого ровнч с выхода дешифратора 5. поступая на первый вход элемента И 4. разрешает прохождение импульса синхронизатора записи на вход синхронизации регистра 3, в регистр 3 информационных

входов 16 записывается слово времени.

При отсутствии сбоя синхронизации, а также при начальной установке, триггер 13 установлен в 1 и на его инверсном выходе присутствует сигнал низкого уровня, кото0 рый, поступая на управляющий вход мультиплексора 2. подключает к информационным входам блока 1 памяти первые входы мультиплексора 2 (слово данных с входов 16). По заднему фронту импульса синхронизации

5 записи с входа 18 проходящего через элемент ИЛИ 10, содержимое счетчика 7 адреса записи увеличивается на единицу и становится равным адресу записи следующего слова данных. Таким образом, осуществля0 ется запись слова параметра, поступающего по входам 16 в блок 1 памяти по адресу, хранящемуся в счетчике 7 адреса записи. Слово времени кроме блока 1 памяти записывается еще и в регистр 3 В любой момент

5 времени в регистре 3 хранится последнее слово времени.

С приходом на вход 19 устройства сигнала Mr анализируется код, поступающий на входы 17 со счетчика интервала устрой0 ства селекции. На выходе дешифратора 15 высокий уровень сигнала сформирован только для одного фиксированного кода счетчика интервалов. Если приход упомянутого кода совпал во времени с приходом

5 сигнала MI. то значит в канале синхронизации не обнаружено сбоя. Высокий уровень с выхода дешифратора 15 открывает элемент И 14 для прохождения сигнала Mr на вход синхронизации регистра 9. По перео днему фронту сигнала Mr в регистр 9 переписывается содержимое счетчика 7 адреса записи. Следовательно, с приходом Mr, при отсутствии сбоя в канале синхронизации, в регистр 9 запишется начальный адрес запи5 си следующей группы. Триггер 13 не изменит своего состояния (останется в 1 при отсутствии сбоя).

Р.сли с приходом сигнала Mr на входах 17 устройства нет упомянутого выше фикси0 рованного кода, то на выходе дешифратора 15 формируется сигнал низкого уровня. Поступая на первый вход элемента И 14, он запрещает прохождение сигнала Mr на вход регистра 9. По переднему фронту сигнала

5 Mr триггер 13 по С-входу установится в состояние О. Возникающий на инверсном выходе триггера перепад сигнала из О в 1 поступает на вход синхронизации запи си счетчика 7 адреса записи. В счетчик 7 из регистра 8 переписывается начальный адpec записи обойной группы. Запись последующей информации начинается с этого адреса. Этот же перепад сигнала с инверсного выхода триггера 13 поступает на вход формирователя 11 импульсов. На его прямом выходе формируется импульс положительной полярности, по длительности примерно равный импульсу, поступающему на вход 18 синхронизации записи. Высокий уровень сигнала с инверсного выхода триггера 13 поступает на управляющий вход мультиплексора 2 и подключает к информационным входам блока 1 памяти выходы регистра 3, где хранится последнее поступившее слово времени. С прямого выхода формирователя 11 импульсов сигнал, проходя через элемент ИЛИ 10, поступает на управляющие входы мультиплексора 6 и блока 1 памяти. Блок 1 памяти переводится в режим записи и к его адресным входам подключаются выходы счетчика 7 адреса записи. В блок 1 памяти по начальному адресу предыдущей сбойной группы осуществляется запись текущего времени с регистра 3. По заднему фронту импульса с формирователя 11 импульсов содержимое счетчика 7 адреса записи увеличивается на единицу и становится равным адресу записи следующего слова данных. Отрицательный импульс с инверсного выхода формирователя 11 задерживается элементом 12 задержки и, поступая на S-вход триггера 13, устанавливает его в 1 (нет сбоя синхронизации). Время задержки на элементе 12 задержки должно лежать в пределах (1,1 1,2) от длительности импульса, вырабатываемого формирователем 11. Низкий уровень сигнала с инверсного выхода триггера 13, поступая на управляющей вход мультиплексора 2, подключает к информационным входам блока 1 памяти входные шины 16 данных. БЗУ готово к записи новой группы данных.

В режиме чтения на входе 1 б синхронизации записи сигнал имеет низкий уровень. Это приводит к формированию на выходе элемента ИЛИ 10 сигнала низкого уровня, который, воздействуя на управляющие входы мультиплексора 2 и блока 1 памяти, подключает к адресным входам блока 1 памяти выходы счетчика 8 адреса чтения и переводит блок 1 памяти в режим чтения. На выходных шинах блока 1 памяти появляются данные (параметр и идентификатор) из выбранной ячейки блока памяти БЗУ. На вход 20 синхронизации чтения поступает импульс положительной полярности, по его заднему фронту содержимое счетчика 6 адреса чтения увеличивается на единицу и становится равным адресу чтения следующего слова данных.

Таким образом, если о блок 1 памяти записана информация, содержащаяся в труп пе данных, где был обнаружен сбой синхронизации, то по адресам записи этой 5 сбойной группы аппаратно осуществляется запись текущего времени и запись следующей группы. То есть, производится аппаратная отбраковка измерений сбойных групп с сохранением временной привязки, Объем

10 блока памяти для предлагаемого БЗУ должен превышать обьем информации, содержащейся в одной группе данных. Формула изобретения Буферное запоминающее устройство,

5 содержащее блок памяти, первый мультиплексор, первый и второй счетчики, первый регистр, триггер, первый дешифратор, элемент задержки, первый элемент И, информационные выходы блока памяти являются

0 одноименными выходами устройства, адресные входы блока памяти соединены с выходами первого мультиплексора, выходы первого счетчика соединены с информационными входами группы первого мульти5 плексора и с информационными входами первого регистра, информационные входы первого счетчика соединены с выходами первого регистра, вход синхронизации второго счетчика является входом синхрониза0 ции чтения устройства, вход задания режима первого счетчика соединен с инверсным выходом триггера, вход синхронизации первого регистра соединен с выходом первого элемента И, выход первого дешиф5 ратора соединен с первым входом первого элемента И и с информационным входом триггера, второй вход перзого элемента И соединен с входом синхронизации триггера и является входом признака окончания оче0 редной группы слов устройства, входы первого дешифратора являются первым информационным входом устройства, выход элемента задержки соединен с входом установки триггера, отличающееся

5 тем, что, с целью повышения достоверности работы устройства, в него введены второй мультиплексор, второй регистр, второй дешифратор, второй элемент И, элемент ИЛИ, формирователь импульсов, выходы второго

0 мультиплексора соединены с информационными входами блока памяти информационные выходы первой группы второго мультиплексора соединены с информационными входами второго регистра и входами

5 второго дешифратора и являются вторым информационным входом устройства, информационные входы второй группы второго мультиплексора соединены с выходами второго регистра, вход синхронизации второго регистра соединен с выходом второго

элемента И, выход второго дешифратора со-триггера, прямой выход формирователя имединен с первым входом второго элементапульсов соединен с вторым входом элеменИ, второй вход второго элемента И соеди-та ИЛИ, инверсный выход формирователя

нен с первым входом элемента ИЛИ и явля-импульсов соединен с входом элемента зается входом синхронизации записи5 держки, выход элемента И ЛИ соединен с вхоустройства, управляющий вход второгодом синхронизации первого счетчика,

мультиплексора соединен с входом форми-управляющим входам первого мультиплексорователя импульсов и с инверсным выходомра и входом задания режима блока памяти.

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств в системах сбора и обработки информации. Цель изобретения - повышение достоверности работы устройства. Буферное запоминающее устройство содержит блок 1 памяти, мультиплексор 2, регистр 3, элемент И 4, дешифратор 5, мультиплексор 6, счетчик адреса 7 записи, счетчик 8 адреса чтения, регистр 9, элемент ИЛИ 10, формирователь импульсов 11, элемент 12 задержки, триггер 13, элемент И 14, дешифратор 15, информационные входы 16 - 17, вход 18 синхронизации записи, вход 19 признака окончания очередной группы слов, вход 20 синхронизации чтения. Устройство производит аппаратную отбраковку сбойных групп с его хранением привязки информации по времени. Тем самым при отбраковке информации экономится время работы ЭВМ и ее оперативная память. 1 ил.