Запоминающее устройство с сохранением информации при отключении питания Советский патент 1986 года по МПК G11C29/00 

Изобретение относится к вычислительной технике.

Целью изобретения является повышение .надежности устройства.

На фиг. 1 приведена функциональ- ная схема запоминаклцего устройства;, на фиг. 2 - функциональная схема бло ка управления; на фиг, 3 - временная диаграмма записи информации;на фиг.4 временная диаграмма чтения информа- ции.

Устройство содержит накопитель 1, элемент 2 развязки, переключатель 3, элемент 4 задержки, блок 5 управления, триггер 6, ограничительный эле- мент 7, резервный источник 8 питания и выход 9 основного источника питания.

Блок 5 управления (фиг. 2) содержит выходные вентили 10, регистр 11 данных, регистр 12 адреса, процессор 13, схемы 14-19 совпадения, схемы ИЛИ 20 и 21, формирователь 22 импульсов, элемент 23 задержки и инвертор 24. Формирователь импульсов 22 построен на микросхеме К155 АГЗ, Двунаправленный 16-ти разрядный канал 25 данных адреса (КДА) соединяет между собой процессор 13, выходные вентили 10, регистр 11 данных и регистр 12 адреса.

Устройство работает следующим образом.

При номинальном напряжении на выходе 9 основного источника пита- ния, которое превышает уровень срабатывания триггера 6, равный сни- жению питания на 10-15% и устанав- ливаерФш с помощью ограничительного элемента 7, с выхода триггера 6 на вход блока 5 управления поступает команда Разрешение обращения (например, логическая 1).

Одновременно сигнал с выхода триггера 6 через элемент 4 задержки управляет переключателем 3, с помощью которого сигнал О поступает с блока 5 управления на вход выборки кристалла накопителя 1. При этом происходит чтение (запись информа- ции, поступившей на информационный вход-выход накопителя по адресу, определяемому информа1щей поступившей на его адресный вход).

При снижении напряжения на выходе 9 основного источника питания нюке уровня срабатьшания триггера 6 последний формирует сигнал О, которЕ-ш

поступая на блок 5 управления, блокирует сигналы управления памятью, обращения к памяти и управления адресами, вырабатываемые этим блоком.

В то же время этот сиг-нал блокировки через элемент 4 задержки удерживает в выключенном состоянии переключатель 3, который коммутирует на вход выборки кристалла накопит€ ля 1 сигнал высокого уровня 1 с выхода резервного источника 8 питания. Накопитель 1 находится в режиме минимального потребления тока в цепи питания, и обращение к нему заблокировано.

Если после срабатывания триггера 6 на управляющую шину поступает команда записи,, то сигнал блокировки, поступ-нвший на вход выборки, кристалла накопителя 1, запрещает прохождение сигнала чтения/записи на вход накопителя 1, Таким образом, достигается блокировка сигналов обращения к ЗУ и переключения адресов и режимов работы ЗУ в момент последнего обращения, если оно было в момент отключения напряжения. Тем самым исключается возможность появления.на входе накопителя 1 укороченного сигнала чтения/записи.

Разблокировка триггера 6 производится внешни1У сигналом по программе или вручную с пульта подачей сигнала на второй вход триггера 6 (не показано) .

За счет того, что питание триггера аналогично питанию накопителя, а сигнал блокировки с выхода триггера поступая на переключатель с задержкой, равной циклу обращения, коммутирует его таким образом, что на вход выборки кристалла накопителя поступает сигнал высокого уровня с выхода резервного источника питания и запрещает обращение к накопителю до тех пор, пока триггер не будет заблокирован внешним сигналом, удается повысить надежность устройства и снизить аппаратные затраты.

Блок 5 управления формирует уп- равлякхцие сигналы в циклах записи и чтения следую5дим образом.

Цикл записи информации в накопитель 1 (фиг.1)

Временная диаграмма цикла записи приведена на фиг. 3, Первоначально по команде Выдача адреса (ВА) процессором 13 формируется сигнал ВА,

сопровождаемый сигналом сопровождение вьщачи (СВ) (фиг. 2), При поступлении этих сигналов и отсутствии сигнала блокировки на выходе схемы 14 совпадения формируется сигнал записи в регистр 12 адреса.

Происходит перезапись адресной информации из внутреннего регистра процессора 13 в регистр 12 адреса. Если сработала блокировка, то она запрещает запись нового адреса в регистр 12 адреса, т.е. поступление новбй адресной информации в накопитель 1.

, 5

Сразу после сформирования сигнала записи адреса на выходе инвертора 54 формируется сигнал СП (синхронизация приема) о том, что адрес принят. Процессор 13, получив сигнал СП, 20 снимает свой сигнал СВ. После этого процессор 13 по команде Запись (ЗП) формирует сигнал ЗП, который разрешает запись в регистр 11 данных, и информацию в канале 25 КДА, 25 которую необходимо записать. Информация сопровождается сигналом СВ. При совпадении сигналов ЗП и СВ формирователь 22 импульсов формирует

, при записи информации. Сигнал ВК (выбор кристалла) формируется схемой ИЛИ 21 сразу же после возникновения сигнала ЧТ. Задержка (F) в фор- 5 мировании сигнала СВ при чтении необходима для гарантированного считывания информации из накопителя 1. Элемент 23 задержки при форьшровании сигналов СВ и СП компенсирует задерж- 10 ку в формировании импульса на формирователе 22.

Блокировка запрещает формирование сигналов СП при записи информации и СВ - при ее чтении. Так как процес- 2ор 13 не получает этих сигналов, необходимых для асинхронного обмеиа, то выполнение программы останавливается и может быть возобновлено только при снятии блокировки.

Схема ШШ 21 позволяет оформить обращение к накопителю 1 в цикле за писи импульсом, достаточным для гарантированного занесения информации в ЗУ, а в цикле чтения - по данному управляющему сигналу. Это позволяет производить чтение и запись как в динамике от процессора 13 по программе, так и по командам в процессе отймпульс с длительностью, большей 30 ладки. или равной времени обращения к накопителю 1. Это необходимо для того, чтобы сформировать сигнал СП после гарантированной записи информации в

Формула изобретения

Запоминакщее устройство с сохране- накопитель 1. Схема ИЛИ 21 формирует 15 нием информации при отключении пита- сигнал, разрешающий запись из регистра 11 данных в накопитель 1. Сигнал СП по записи формируется схемой 19 совпадения и поступает на вывод СП процессора 13. При получении сигна- до ла СП процессор 13 снимает сигналы СВ и ЗП. Цикл записи окончен.

Цикл чтения информации из памяти (временная диаграмма фиг. 4).

ния, содержащее накопитель, элемент развязки, переключатель, элемент задержки, триггер, резервный источник питания, выход которого подключен к первому входу накопителя, первому входу переключателя и одному из водов элемента развязки, другой вывод которого соединен с выходом основного источника питания, выход переключателя соединен с вторым выходом накопителя, отличаю щее- с я тем, что, с целью повышения надежности,, в него введеш 1 блок управления и ограничительный элемен, причем выходы блока управления coei динены соответственно с третьим, четвертым, пятым входами накопителя и третьим входом переключателя, второй вход которого подключен к выходу элемента задержки, вход которого подключен к выходу триггера, один вход которого соединен с выходом резервного источника питания.

45

Выдача адреса и запись адресной информации в регистр 12 адреса происходит аналогично с циклом записи информации. После того, как адресная информация записана в регистр 12 ад- so реса, процессор 13 на выводе ЧТ формирует сигнал Чтение, который разблокирует выходные вентили 10. Сигнал ЧТ через схему ИЛИ 20 поступает на вход формирователя 22. Сигнал СВ, 55 выдаваемый процессору 13 при считывании информации,, формируется схемой 18 совпадения аналогично сигналу СП

1259342 4

, при записи информации. Сигнал ВК (выбор кристалла) формируется схемой ИЛИ 21 сразу же после возникновения сигнала ЧТ. Задержка (F) в фор- 5 мировании сигнала СВ при чтении необходима для гарантированного считывания информации из накопителя 1. Элемент 23 задержки при форьшровании сигналов СВ и СП компенсирует задерж- 10 ку в формировании импульса на формирователе 22.

Блокировка запрещает формирование сигналов СП при записи информации и СВ - при ее чтении. Так как процес- 2ор 13 не получает этих сигналов, необходимых для асинхронного обмеиа, то выполнение программы останавливается и может быть возобновлено только при снятии блокировки.

Схема ШШ 21 позволяет оформить обращение к накопителю 1 в цикле за писи импульсом, достаточным для гарантированного занесения информации в ЗУ, а в цикле чтения - по данному управляющему сигналу. Это позволяет производить чтение и запись как в динамике от процессора 13 по программе, так и по командам в процессе отладки.

Формула изобретения

Запоминакщее устройство с сохране нием информации при отключении пита-

ния, содержащее накопитель, элемент развязки, переключатель, элемент задержки, триггер, резервный источник питания, выход которого подключен к первому входу накопителя, первому входу переключателя и одному из водов элемента развязки, другой вывод которого соединен с выходом основного источника питания, выход переключателя соединен с вторым выходом накопителя, отличаю щее с я тем, что, с целью повышения надежности,, в него введеш 1 блок управления и ограничительный элемен, причем выходы блока управления coei динены соответственно с третьим, четвертым, пятым входами накопителя и третьим входом переключателя, второй вход которого подключен к выходу элемента задержки, вход которого подключен к выходу триггера, один вход которого соединен с выходом резервного источника питания.

S12593426

a другой вход через ограничительный теля и триггера соединены соответст- лемент соединен с выходом основно- венно с первым и вторым входами бло- го источшоса пита1гая, выходы накопи- ка управления.

И

OJ

фиг.1

}-

X / I f

2 д НФГ

7

8

tbito9бкоЗ

Адрес

НТЗ/(

Y Адрес

ЗУ

X

Изобретение относится к области вычислительной техники и может быть использовано пои создании запоминающих устройств. Изобретение позволяет исключить разрушение информации в запоминающем устройстве (ЗУ) как при отключении питания, так и при кратко временном его пропадании,(импульсная помеха). Сигнал блокировки вырабатывается триггером и через элемент задержки коммутирует переключатель, который блокирует подачусигнала выборки кристалла в ЗУ. Питание триггера осуществляется от резервного источника питания, что обеспечивает надежное срабатывание блокировки, игнал блокировки анализируется в блоке управления и блокирует сигналы управления ЗУ. Разблокировка триггера осуществляется внешним сигналом по програм1 е или вручную. 4 ил. сл N9 СП СО со -