Устройство для контроля блоков буферной памяти Советский патент 1987 года по МПК G11C29/00 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для простроения надежных устройств контроля буферной памяти систем обработки информации.

Цель изобретения - повышение достоверности контроля.

На чертеже приведена схема предлагаемого устройства для контроля блоков буферной памяти.

Устройство содержит блок 1 синхронизации, формирователи 2 и 3 эталонных кодов, первый индикатор 4, формирователь 5 импульсов, RS-триггеры 6 и 7, элементы 8 и 9 сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, счетчик 11, второй индикатор 12, пиковый детектор 13, пороговый элемент 14, элемент ИЛИ 15, а также проверяемый блок буферной памяти 16 и блок 17 контроля синхросигнала.

Устройство работает следующим образом.

Блок 1 синхронизации формирует импульсы тактовой синхронизации, поступающие на формирователи 2 и 3 эталонных кодов и контролируемый блок 16 памяти. Формирователь 2 эталонных кодов формирует тестовую последовательность с частотой записи, поступающую на вход контролируемого блока 16 памяти. Одновременно осуществляется воспроизведение (с частотой воспроизведения) записываемой в коптроли- руе.мый блок 16 памяти тестовой информации, которая поступает с его выхода на первый вход элемента 8 сравнения, второй вход которой соединен с выходом формирователя 3 эталонных кодов, который формирует эталонную последовательность, аналогичную формируемой формирователем 2 эталонных кодов, но с частотой воспроизведения. Элемент 8 сравнения сравнивает поступающие па ее входы сигналы и при их несовпадении формирует импульсы ошибок, количество которых подсчитывается счетчиком 11 ощибок и отображается на индикаторе 12. По наличию или отсутствию ощибок судят о годности контролируемого блока.

Однако в процессе работы возможны неисправности контролирующего устройства и при неисправном контролируемом блоке показания индикатора 12 нулевые, что может привести к неправильному заключению о годности блока. Для устранения этого предлагаемое устройство содержит ряд дополнительных элементов, которые позволяют значительно повысить достоверность контроля, когда показания индикатора 12 равны нулю в случае исправных контролируемого блока памяти и контролирующего устройства, а также в случае неисправного контролирующего устройства. Во втором случае возможно неправильное заключение о годности контролируемого блока.

0

5

0

5

0

5

0

5

Рассматривается работа предлагаемого устройства при наличии в нем следующих неисправностей, которые могут привести к нулевым показаниям индикатора 12.

Неисправны счетчик 11 ощибок или индикатор 12. В этом случае поступающие с выхода элемента 8 сравнения импульсы ощибок не воспринимаются счетчиком 11 ощибок или результат счета неправильно отображается индикатором 12. В этом случае, если за время воспроизведения был хотя бы один импульс ощибок, то RS-триггер 6 перебрасывается из состояния «О в состояние «1 {установка RS-триггера 6 в состояние «О осуществляется импульсом, поступающим с блока I синхронизации перед началом цикла воспроизведения), напряжение логическая «1 с выхода триггера 6 поступает на логический элемент ИЛИ, на его выходе также появляется напряжение логической «1 и зажигается индикатор 4, что в данном случае {при нулевом показании индикатора 12) свидетельствует об неисправности счетчика 11 ощибок или индикатора 12.

Неисправен элемент 8 сравнения и на его выходе отсутствуют импульсы ощибок, что также может привести к нулевым показаниям индикатора 12. Контроль исправности элемента 8 сравнения осуществляется путем подключения параллельно его входам эле.ента 9 сравнения, а выходные сигналы элементов 8 и 9 сравнения сравниваются элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и при неисправности элемента 8 сравнения на выходе элемента 10 ГЕОЯВЛЯЮТСЯ импульсы, которые поступают на один из входов RS-триггера 7 и перебрасывают его из состояния «О в состояние «1 {установка RS-триггера 7 в состояние «О осуществляется импульсом, поступающим на второй его вход с выхода блока синхронизации перед началом цикла воспроизведения), напряжение логическая «1 с выхода RS-триггера 7 поступает на логический элемент ИЛИ, на его выходе также появляется напряжение логическая «1 и зажигается индикатор 4, что в данном случае {при нулевом показании индикатора 12) свидетельствует об неисправности эле.мента 8 сравнения.

Неисправен блок 1 синхронизации. В этом случае нулевые показания счетчика 11 ошибок возможны только при одновремен- но.м отсутствии синхронизирующих сигналов, поступающих на формирователи 2 и 3 эталонного кода и контролируемый блок 16, и достаточно контролировать один из этих сигналов. В предлагаемом устройстве осуществляется контроль синхросигнала, поступающего на контролируемый блок 16, который поступает также на вход формирователя 5 импульсов. Последний формирует по фронту поступающих на его вход импульсов

импульсы, которые детектируются пиковым детектором 13. Отсутствие поступающих на вход пикового детектора 13 импульсов (при неисправности блока 1 синхронизации приводит к уменьшению до нуля его выходного напряжения, срабатывает пороговый элемент 14 и на его выходе тюявляется напряжение логическая «1, поступающее на вход элемента ИЛИ 15, на выходе которого появляется напряжение логическая «1 и зажигается индикатор 4, что свидетельствует О в данном случае о неисправности блока синхронизации.

Таким образом, при наличии в предлагаемом устройстве неисправностей, которые приводят к нулевым показаниям индикатора 12, jj зажигается индикатор 4, что свидетельствует о неисправности контролирующего устройства и исключаются случаи неправильного заключения о годности контролируемого блока, что значительно повышает достоверность контроля.

Формула изобретения . Устройство для контроля блоков буватели эталонных кодов, блок контроля синхросигнала, первый и второй RS-триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый выход блока синхронизации соединен с R-входами первого и второго RS-триг- геров, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ, выход которого является выходом ошибки устройства, второй, третий и четвертый выходы блока синхронизации подключены соответственно к входу блока контроля синхросигнала и к входам первого н второго формирователей эталонных кодов, выход первого формирователя эталонных кодов является информационным выходом устройства, а выход второго формирователя эталонных кодов соединен с вторыми входами первого и второго элементов сравнения, выход первого элемента сравнения подключен к счетному входу счетчика, S-входу первого RS-триггера и к первому входу эле- 20 мента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго элемента сравнения, выход которого подключен к S-входу второго RS-триггера, выход блока

контроля синхросигнала соединен с третьим

ферной памяти, содержащее блок синхрони-25 входом элемента ИЛИ, а выходы счетчика

зации, первый выход которого соединен сявляются выходами результатов контроля

входом начальной установки счетчика, аустройства, второй выход является тактовым выходом

устройства, первый элемент сравнения, пер-2. Устройство по п. 1, отличающееся тем,

вый вход которого подключен к первому вхо-что блок контроля синхросигнала содержит

ду второго элемента сравнения и является30 формирователь импульсов, вход которого

информационным входом устройства, эле-является входом блока, а выход соединен с

мент ИЛИ, отличающееся тем, что, с цельювходом пикового детектора, выход которого

повышения достоверности контроля, в уст-подключен к входу порогового элемента,

ройство введены первый и второй формиро-выход которого является выходом блока.

ватели эталонных кодов, блок контроля синхросигнала, первый и второй RS-триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый выход блока синхронизации соединен с R-входами первого и второго RS-триг- геров, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ, выход которого является выходом ошибки устройства, второй, третий и четвертый выходы блока синхронизации подключены соответственно к входу блока контроля синхросигнала и к входам первого н второго формирователей эталонных кодов, выход первого формирователя эталонных кодов является информационным выходом устройства, а выход второго формирователя эталонных кодов соединен с вторыми входами первого и второго элементов сравнения, выход первого элемента сравнения подключен к счетному входу счетчика, S-входу первого RS-триггера и к первому входу эле- мента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго элемента сравнения, выход которого подключен к S-входу второго RS-триггера, выход блока

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения надежных устройств контроля буферной па.мяти систем обработки информации. Целью изобретения является повышение достоверности контроля. Устройство содержит блок 1 синхронизации, первый и второй формирователи 2, 3 эталонных кодов, первый и второй элементы 8, 9 сравнения, RS-триггеры 6, 7, блок контроля синхросигнала, включающий формирователь 5 импульсов, пиковый детектор 13 и пороговый элемент 14, элемент ИЛИ 15, элемент «ИСКЛЮЧАЮЩЕЕ ИЛИ 10, индикаторы. Повышение достоверности контроля осуществляется за счет охвата самоконтролем блоков устройства, отказы которых приводят к пропуску ошибок при контроле. 1 3. п. ф-лы, 1 ил. N5 СО 00 О5