Устройство для функционального контроля логических элементов Советский патент 1987 года по МПК G06F11/26 

Изобретение относится к вычисли- тельной технике и может быть использовано для автоматизированного контроля логических элементов, в том

числе интегральных микросхем и печатных плат с логическими элементами.

Целью изобретения является упроще ние устройства за счет замены сменных коммутаторов-преобразователей управляег-1ым электронным формирователем входного вектора тестирующих воздействий.

На чертеже представлена структурная схема устройства для функциональ 1 ного контроля логических элементов.

Устройство для функционального контроля логических элементов содержит генератор 1 тактовых импульсов, первый счетчик 2, первый дешифратор 3, второй, счетчик 4, первый мультиплексор 5, сигнатурный анализатор 6, контролируемый логический элемент 7, регистр 8 кода контролируемого логического элемента 7, постоянное запо- минающее устройство (ПЗУ) 9, второй дешифратор 10, третий счетчик 11, второй мультиплексор 12, первый и второй управляющие D-триггеры 13,1 и 13,2 первая группа из k-2 D-триг- геров 13,3 - 13,k, вторая группа из (n-k) D-триггеров 3,k+l - 3,п, (n-k)-разрядный регистр 14, повторители 15,,n-k, элемент 16 начального сброса,

Генератор 1 тактовых импульсов предназначен для формирования стабилной во времени последовательности синхронизирующих импульсов и может быть выполнен в виде типового одно- вибратора на интегральных микросхемах.

Третий счетчик предназначен для формирования на первом информационном входе второго мультиплексора 12

последовательности кодов, обеспечивающих перебор входных тестовых последовательностей, и может быть выполнен, например, на интегральных микросхемах.

Второй дешифратор 10 служит для формирования тестовых сигналовj подаваемых на несовместные входы контролируемого логического элемента 7 с выхода второго мультиплексора 12,

Первый мультиплексор 5 обеспечивает последовательное подключение выводов контролируемого логического элемента 7 к информационному входу

g

0

5

0

g

сигнатурного анализатора 6 в соответствии с кодами, поступающими с выхода второго счетчика 4 на адресные входы,

Сигнатурный анализатор 6 служит для регистрации информации, поступаю- ш;ей с выводов контролируемого логического элемента 7 через мультиплексор 5, с последующей индикацией.

Регистр 8 кода контролируемого элемента 7 предназначен для приема, хранения и выдачи на первую группу адресных входов ПЗУ кода контролируемого логического элемента 7 и может быть вьшолнен в виде тригг;ерного или тумблерного регистра,

ПЗУ 9 предназначено: для хранения и выдачи в соответствии с адресной информацией, поступакмцей по первому и второму адресным входам, последова- тeльнoctи кодов адресов, управляющих Iвторым мультиплексором 12,

Первый счетчик 2 предназначен для преобразования последовательности импульсов, поступающих с выхода генератора 1 тактовых импульсов, в параллельный код, поступающий на входы первого дешифратора 3 и вторые адресные входы ПЗЗ 9, Сигнал с выхода переноса первого счетчика 2 обеспечивает синхронизацию третьего счетчика II, регистра 14 и сигнатурного анализатора 6,

Второй мультиплексор 12 осуществляет формирование последовательности стимулирующих воздействий (тестового вектора) путем последовательной поразрядной коммутации кодов, формируемых третьим счетчиком 11 и вторым дешифратором 10 в соответствии с кодамиJ поступающими с выхода ПЗУ 9.

Первый управляющий D-триггер 13,1 служит для приема через второй мультиплексор 12 соответствующих разрядов третьего счетчика 11, хранения и вьщачи на управляющий вход сигна- тз/ рного анализатора 6 сигнала Старт- стоп, обеспечивающего запуск и останов счетчнка сигнатурного анализатора 6,

Второй управляющий D-триггер 13,2 служит для приема через второй муль- Т1шлексор 12 соответствующих разря,- дов третьего счетчика IJ и последовательной выдачи во второй счетчик I 4 ,цля формирования кодов адресов, i

поступающих на адресный вход первого мультиплексора 5 .

Первая группа D-триггеров 13,3- 13,k служит для приема и хранения информации, используемой для формирования тестового вектора с учетом функционального назначения выводов контролируемого логического элемента 7 , и выдачи на вход второго дешиф ратора 10 в соответствии с управляющими сигналами-, последовательно поступающими с выхода первого дешифратора 3.

Вторая группа D-триггеров 13,k+l- 13,п предназначена для преобразования последовательности стимулирующих воздействий, поступающих с выхода второго мультиплексора 12 в соответствии с управляющими сигналами с вы- хода первого дешифратора 3, в параллельный код (тестовый вектор).

Первый дешифратор 3 обеспечивает управление записью в тот или иной D-триггер 13,1-13.п данных, по- ступающих с выхода второго мультиплексора 12, в соответствии с состоянием первого счетчика 2.

Регистр 14 предназначен для приема информации с выходов второй груп- пы D-триггеров 13,k+l-13.n, хранения ее и вьщачи в виде параллельного кода (тестового вектора) на входы повторителей 15,l-15.n-k с открытым коллектором по сигналу, поступаю щему с выхода переноса первого счетчика 2,

Повторители 15.1-15,n-k с открытым коллектором обеспечивают иниции- рование сигналов на тех выводах контролируемого логического элемента 7, которые являются входами этого элемента, и передачу сигналов с тех его выводов, которые являются выходами этого элемента, на информационные входы первого мультиплексора 5, для чего в соответствующие этим выводам разряды регистра 14 записываются 1

Элемент 16 начального сброса пред назначен для установки третьего счетчика П, первого счетчика 2, D-триггеров 13.1 -13,п, второго счетчика 4, регистра 14 в нулевое состояние и может быть выполнен в виде кнопки или переключателя, обеспечк,вающего подачу напряжения на входы сброса.

Устройство работает следующим образом.

В статическом состоянии контролируемый логический элемент 7 установлен в разъем, на все элементы устройства подается питающее напряжение, В регистр 8 кода контролируемого логического элемента 7 записывается код типа элемента. С помощью элемента 16 начального сброса устанавливаются в исходное нулевое состояние счетчики 2, 4, 11, О-триггеры 13.1- 13.п и регистр 14. Функционирование устройства начинается после включения генератора 1 тактовых импульсов.

Тактовые импульсы с выхода генератора поступают на счетный вход первого счетчика 2, обеспечивая последовательный перебор всех его состояний и формирование в соответствии с тактовой частотой генератора 1 последовательности кодов, поступающих на первые адресные входы ПЗУ 9 и первого дешифратора 3. В соответствии с кодом контролируемого логического элемента, поступающим с выхода регистра 8, на адресных входах ПЗУ 9 формируется код адреса ячейки, из которой считывается параллельный код, поступающий на адресный вход второго мультиплексора 12.

Пример записываемой в ПЗУ 9 конкретной программы для проверки с помощью данного устройства микросхемы К155ЛА2 приведен в таблице.

Второй мультиплексор 12 в соответствии с кодами, поступающими на его адресный вход, осуществляет поразрядную последовательную коммутацию сигналов (тестового вектора), сформированного третьим счетчиком 1I и вторым дешифратором 10 и выдачу сигналов тестового вектора на информационные входы D-триггеров 13.1-13.п. Входы управления записью D-триггеров 13.1-13;п соединены с соответствующими выходами первого дешифратора 3, который управляет записью информации последовательно в D-триггеры 13.1- 13.П в соответствии с состояниями первого счетчика 2.

Так как выходы второго дешифратора 10 участвуют в формировании входного вектора стимулирующих воздействий, то в D-триггеры 13.3-13.k запись осуществляется в первую очередь Это достигается тем, что D-триггеры 13.3-13,k подсоединены к выходам дешифратора 3 с младшими адресами. Запись информации в них происходит

1327108 каждов начале цикла перекомпоновки го вектора.

После того, как в D-триггеры 13.1- 13.П будет записана информация, соответствующая контролируемому логичес- кому элементу (сформирован вектор стимулирующих воздействий), с выхоа переноса первого счетчика 2 на третий счетчик 11 и регистр 14 поступает синхроимпульс. По этому синхроимпульсу осу- 10 ществляется перепись информации из n-k D-триггеров 13,,n в (n-k)разрядный регистр 14 с последующей передачей данных через повторители 5,i-15,n-k с открытым коллектором 15 на соответствующие выводы контролируемого логического элемента.

Одновременно по этому же синхроимпульсу изменяет свое состояние тре тий счетчик 11, обеспечвиая тем са- 20 мым подготовку к перекомпоновке входного вектора стимулирующих воздействий в следующем цикле работы устройства.

Так как тактовые импульсы с выхо- 25 да генератора 1 поступают на вход первого счетчика 2 непрерывно, то циклы перекомпоновки входных вектоliOB стимулирующих воздействий следуют один за другим, Обеспечивая провер-30 ку контролируемого логического элемента 7 для всех комбинаций входных сигналов,

С выхода контролируемого логического элемента выходной вектор, обра- 5 зрванный последовательным совмещением во времени вьпсодных сигналов с каждого вывода элемента 7, поступает последовательно через первый мульти-- плексор 5 на информационный вход сиг- 40 натурного анализатора 6. Сигнатурный анализатор 6 по синхроимпульсу с выхода переноса первого счетчика 2 регистрирует поступающую информацию (т,е. на каждом тестовом векторе). 45

После формирования всех возможных комбинаций входных векторов стимули- рзтощих воздействий с выхода второго мультиплексора 12 на вход управляющего D-триггера 13,1 поступает сигнал, обеспечивающий его перевод в единичное состояние и формирование на единичном выходе сигнала Старт-стоп, Сигнал Старт-стоп поступает на вход сигнатурного анализатора 6 и обеспечивает фиксацию сформированной сигнатуры. Путем сравнения полученной сигнатуры для контролируемого ло50

55

ги т

к ж п в и х со ин кл вы с пл ро ру пе ин ан те ва ли ст вт вт DDnроды ги во го гр кл вы ро вт па со к в т с г в х е D в

гического элемента / с эталонной устанавливается факт исправности (неисправности) логического элемента,,

Формула изобретения

Устройство для функционального контроля логических элементов, содержащее генератор тактовых импульсовj первый счетчик, первый дешифратор, второй счетчик, первый мультиплексор и сигнатурный анализатор, причем выход генератора тактовых импульсов соединен с входом первого счетчика, информационные выходы которого подключены к входам первого дешифратора, выходы второго счетчика соединены с адресньми входами первого мультиплексора, информационные входы которого соединены с выходами контролируемого, логического элемента, выход первого мультиплексора соединён с информационным входом сигнатурного анализатора, отличающееся тем, что, с целью упрощения устройства, н него введены регистр кода контро- лируемого логического элемента, постоянное запоминающее устройство, второй дешифратор., третий счетчик, второй мультиплексор, два управляющих Dтриггераj первая группа из k-2 D-триггеров, вторая группа из n-k Dтриггеров, n-k-разрядный регистр, nk повторителей с открытым коллектором, элемент начального сброса, выходы регистра кода контролируемого логического элемента соединены с первой группой адресных входов постоянного запоминающего устройства, вторая группа адресньгк входов которого подключена к выходам первого счетчика, выходы постоянного запоминающего устройства соединены с адресными входами второго мультиплексора, первая группа информационных входов которого соединена с выходами третьего счетчика, а вторая группа информационных входов - с выходами второго дешифратора, выход второго мультиплексора соединен с D-зходами всех D-тригге- роБ, синхронизирующие входы D-триггеров соединены с соответствующими выходами первого дешифратора, входы сброса D-триггеров подключены к выходу элемента начального сброса, единичные выходы первой группы D-триггеров подключены к входам второго дешифратора, единичный выход

первого управляющего D-трнггера соединен с управляющим входом сигнатурного анализатора, единичный выход второго управляющего D-триггера соединен с информационным входом второго счетчика, вход сброса которого подключен к выходу элемента начального сброса, выходы второй группы D-триггеров соединены с соответствующими входами (n-k)-разрядного регистра, вход сброса которого соединен с выходом элемента начального сброса.

АО, А1, А2, A3 - адресные входы мультиплексора 12;

ВК - вход выбора кристалла мультиплексора 12; Х - константное состояние выхода мультиплексора 12 (соответствует 1),

271088

выходы (n-k)-разрядного регистра чё рез повторители с открытым коллектором подключены к выводам контролируемого логического элемента, выход пе реноса первого счетчика соединен соответственно со счетным входом третьего счетчика, синхровходом (n-k)-разрядного регистра и синхро- 10 входом сигнатурного анализатора,

входы сброса первого и третьего счет- чиков соединены с выходом элемента начального сброса.

Изобретение относится к вычислительной технике и предназначено для автоматизированного контроля логических элементов, в том числе интеграль ных микросхем и печатных плат с логи ческими элементами. Цель изобретения- упрощение устройства путем устранения необходимости в коммутаторах- преобразователях за счет замены их одним управляемым электронным формирователем входного вектора тестирующих воздействия. Устройство для функционального контроля логических элементов содержит взаимосвязанные генератор тактовых импульсов, первый счетчик, первый дешифратор, второй счетчик, первый мультиплексор и сигнатурный анализатор, а также регистр кода контролируемого логического элемента, постоянное запоминающее устройство, второй дешифратор, третий счетчик, второй мультиплексор, два управляющих D-триггера, первая группа из k-2 D-триггеров, вторая группа из n-k D-триггеров, (п-К)- разрядный регистр, n-k повторителей с открытым коллектором, элемент на- чального сброса, 1 ил. с S (Л со to ч

Редактор Л.Веселовская

Составитель В.Савичев

Техред И.Полович Корректор А. Тяско

Заказ 3391/46Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4