Триггер на МДП-транзисторах Советский патент 1987 года по МПК G11C11/40 

Изобретение относится к цифровой вычислительной технике и может быть использовано в интегральных устройствах динамической логики.

На фиг.1 представлена принципиальная электрическая схема триггера; на фиг.2 - временные диаграммы его работы.

вор - сток, затвор - исток. Поэтому при уменьшении напряжения на тактовой шине 5 до нуля в узле 23 не будет выброса напряжения обратной полярности, как в случае, если вместо форсирующих транзисторов 16, 17 используются емкости. Затем во время действия тактового импульса Р (20)

Триггер на МДП-транзисторах (фиг. 1) ю происходит заряд узлов 22 и 23, при

содержит первый I и второй 2 транзисторы хранения, первый 3 и второй 4 нагрузочные транзисторы, первую 5 тактовую шину, первый 6 и второй 7 транзисторы записи, первый 8 и второй 9 входы, третий 10 и четвертый 11 транзисторы записи, первый 12 и второй 13 транзисторы считывания, первый 14 и второй 15 выходы, первый 16 и второй 17 форсирующие транзисторы, первый 18 и второй 19 зарядные транзисторы, вторую 20 тактовую шину и разрядный транзистор 21.

Триггер работает следую цкм образом.

Во время действия тактового импульса (20) происходит заряд узлов 22 и 23 (фиг.1) до напряжения

и

UT - и„

де

и. пор

пор

амплитуда тактовых импульсов ;

пороговое напряжение транзисторов (момент времени

ttb-t, фиг. 2).

Во В1гемя действия тактового импульса , (5) может происходить запись информации в триггер. Запись происходит высоким уровнем напряжения на одном из входов 8 или 9 триггера. В момент времени t,-t(фиг.2) узел 24 разряжается до нулевого потенциала через транзисторы 11, 21, а узел 25 заряжается до напряжения U и - и„ор через транзистор 6 (при этом цепь разряда - транзисторы 10 и 1 закрыты). Если запись информации в триггер не происходит (момент времени ), то он сохраняет свое предыдущее состояние, при этом узел 24 подзаряжается емкостным током от узла 22 через транзистор 3, а узел 23 разряжается до нулевого потенциала через транзисторы 2, 4 и 21. Разряд узла 23 до нулевого потенциала приводит к уменьшению емкости между первой тактовой шиной 5 и узлом 23 до величины емкости перекрытия затвор - сток, затвор - исток. Поэтому при уменьшении напряжения на тактовой шине 5 до нуля в узле 23 не будет выброса напряжения обратной полярности, как в случае, если вместо форсирующих транзисторов 16, 17 используются емкости. Затем во время действия тактового импульса Р (20)

происходит заряд узлов 22 и 23, при

этом неосновные носители, накопленные под затворами нагрузочных транзисторов 3 и 4, рекомбинируют на источнике тактового напряжения. При

5 записи противоположной информации в триггер процесс симметрично повторяется. Транзисторы 12 и 13 считывания подключают выходы 14, 15 триггера к узлам 24, 25 хранения только на вре0 мя действия тактового импульса Ф, (5), все остальное время информация на выходах триггера остается неизменной. Таким образом, введение в триггер зарядных транзисторов 18, 19 позволя5 ет осуществить рекомбинацию накопленных неосновных носителей на источнике тактового напряжения (тактовой шине 20), что исключает зависимость работы Триггера от рекомбинационных

0 процессов в объеме полупроводника (в подложке) и повышает помехозащищенность и быстродействие триггера. Введение форсирующих транзисторов 16, 17 исключает емкостные выбросы напряжеg ния противоположной полярности в подложку, что также повышает помехозащищенность триггера. Дополнительные транзисторы 10 и 11 записи позволяют осуществить надежную запись информации в триггер. Введение транзисторов 12, 13 считывания позволяет разделить узлы 24, 25 хранения и выходы 14, 15 триггера, что уменьшает емкостную нагрузку на выходах триггера и повьшает его быстродействие при работе в логических схемах. Следовательно, предложенное вьтолнение триггера позволяет увеличить его помехозащищенность и быстродействие, что приводит к повышению надежности его

0

5

0

5

работы

Формула изобретения

Триггер на МДП-транзисторах, содержащий первый и второй транзисторы хранения, истоки которых соединены между собой, а затвор и сток первого транзистора хранения соединены со

стоком и затвором второго транзистора хранения соответственно, первый и второй нагрузочные транзисторы, истоки которых соединены со стоками первого и второго транзисторов хранения соответственно, а затворы подключены к первой тактовой шине триггера первый и второй транзисторы записи, истоки которых соединен : со стоками первого и второго транзисторов хранения соответственно, а стоки являются установочным входом и входом сброса триггера соответственно, отличающийся тем, что, с целью повышения надежности работы, в триггер введены третий и четвертый транзисторы записи, истоки и стоки которых соединены с истоками и стоками соответственно первого и второго транзисторов хранения, а затворы соединены со стоками второго и первого транзисторов записи соответственно, первый и второй транзисторы считывания, затворы которых подключены к первой тактовой шине триггера, исто

fpl

/Л ПП П П ПП

л л п п п п л ,

ки соединены со стоками первого и второго транзисторов хранения соответственно, а стоки являются соответственно прямым и инверсным выходами триггера, первый и второй форсирующие транзисторы, истоки и стоки которых подключены к первой тактовой шине триггера, а затворы соединены со стоками первого и второго нагрузочных транзисторов соответственно, первый и второй зарядные транзисторы, затворы и стоки которых подключены к второй тактовой шине триггера, а истоки соединены со стоками первого и второго нагрузочных транзисторов соответственно, и разрядный транзистор, сток которого соединен с истоками первого и второго транзисторов хранения , затвор и исток подключены к первой и второй тактовь1м шинам триггера соответственно, а затворы первого и второго транзисторов записи соединены со стоками первого и второго тран- зисЛров записи соответствен - но.

ffx.2

я1

.1 А.Д

.L

i.

Редактор М.Келемеш

Z

Л.

ts-fufsft/7

fpuf.Z

Составитель Д.Ковалдин

Техред М.Ходанич Корректор А.Обручар

п

n

A

ЛУ ..

Л.

t

fsft/7

Заказ 3586/52

Тираж 589Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, А

Изобретение относится к цифровой вычислительной технике и может быть использовано в интегральных устройствах динамической логики. Цель изобретения - повышение надежности работы. Цель достигается за счет введения дополнительных транзисторов 10, 11 записи, транзисторов 12, 13 считывания, фррсирующих транзисторов 16, 17,аарядных транзисторов 18, 19, разрядного транзистора 21 и второй тактовой шины 20, позволяющих исключить паразитные емкостные выбросы и ускорить рекомбинационные процессы в подложке. 2 ил. Я сл со со ТГ) ел 4 фе/ff.f