Сумматор-накопитель Советский патент 1987 года по МПК G06F7/50 

как первых складываемых операндов очередной группы, так и переноса предьщущей группы операндов-. Сумматор-накопитель позволяет обрабатывать операнды, следующие друг за другом с постоянной тактовой частотой, включая смежные операнды соседних групп, а таюке просто реализовывать сложение операндов при изменении числа операндов в группах. Сумматор-накопитель содержит входы 1 k-разрядных операндов, Н секций, из которых: содер; шт k/2-раз1

Изобретение относится к вычислительной технике, автоматике и, в частности, может использоваться в инте микросхемах цифровой обработки информации.

Цель изобретения - повьппение быстродействия сумматора-накопителя

На чертеже представлена функциональная схема сумматора-накопителя,

Сумматор-накопитель содер/ сит вход

Ik-разрядных операндов,, Н секций, каз-эдая из которых содеркит k/2-раз- рядньш сумматор 2j накопительный регистр 3, выходной регистр 4, триггер 5 переноса, вторая секция содер- хит ком {утатор 6 и группу элементов

И 7, элемент и задеркки,, Н триггеров 9, триггер 10 старшего разряда, вьпсо

IIсуммы, выход 12 старшего разряда суммы, выход 13 окончания сзтмирова- ниЯ;. вход 14 управления су мированием группы операндов, тазстозый вход 15

Сумматор-накопитель работает еле- ДУ50Ш7ИМ образом..

На вход 15 поступают тактовые им пульсы, а на вход 14 - управляющий сигнал, показывающий сколько входных операндов надо сложить. Складываемые операнды А, ,А ,.. , jA поступают на входы , и 1,2,k/2 разрядов перзо- го операнда поступают на входы матора 2, первой секци.ч, где складываются с операндом, поступившем по шинам 16,1 из регистра , В первом такте этот операнд равен ьгулю (шины установки регистров в началь-

рядный сумматор 2, накопительный регистр 3, выходной регистр 4,триггер 5 переноса. Вторая секция содер- jn HT также коммутатор 6 и группу элементов И 7. Сумматор-накопитель содержит кроме того5 злемент 8 задержки, Н триггеров 9, триггер 10 старшего разряда, выходы 11 суммы, выход 12 старшего разряда суммы, выход 13 окончания суммирования, вход 14 управления суммированием группы операндов, тактовьй вход 15. 1 ил.

ное состояние О не показаны),Результат записывается в накопительный регистр 3.1 и триггер 5,1 переноса по заднему фронту тактового кмпуль- са. Аналогичным образом первая секция складывает М операндов. Результаты сложения сумматора 2«1 (R,, S, ,..зЗмн) формируются на выходе 7,1 с задержкой Т, - время формирования суммьь Результат сложения операнда А, записывается в выходной регистр 4о1 по заднему фронту сигнала с входа 14,

k/2 разрядов операнда А, во второй секции поступают на коммутатор 6, который.; по управляющему сигналу с выхода 18 передает их на регистр 3.1, Группа элементоз И 7 задает О на входе сумматора 2,2, который за время первого такта обрабатывает перенос с выхода 19.1 из первсй сек- дни от сложения последнего операнда предшествующей группы операндов, Входная информация в этом промежутке времени (по шинам 16,1 и 19,1) S,, Р . Результат cyIv « poвaнкя Р появляется, на выходе 17,2 через время Т и записывается в выходной регистр 4.2 по заднему фронту инверсного сигнала с вькода 1Я,

k/2 разрядов второго операнда А поступают на вход сумматора 2,2, где складываются с разрядами первого операнда А. Результат R появляется на выходе 17,2 и записывается в регистр 3,2 по заднему фронту такто3

вого импульса. Одновременно в триггер 5.2 записьгоается перенос из второй секции Р.

На выходах 11,2 регистра 4.2 результат сложения предшествуюищх чисел появляется с задержкой на один такт Т относительно информации 11.1

Сумматоры остальных секций складвают и накапливают перенос второй секции от сложения М операндов. Аня логичным образом работает последняя секция. Она обрабатывает все переносы от сложения М предьадущих операдов за Н-1 такт. Окончательная сум- ма S и перенос Р секции появляются на выходах 11.Н и 12 с задержкой на Н-1 такт. Триггер 9.1 реализует счетный режим работы и формирует сигнал на выходе 18. Введенные триг- геры 9.2,...,9.Н-1 соединены последовательно и реализуют задержку на один такт каждый сигнала с выхода 18 Элемент 8 задержки гарантирует запись информации в триггер 9.1 по так товому сигналу с входа 15. Реально величина задержки линии выбирается исходя из условия 2-5Т , где Т, - быстродействие триггера.

Одновременно с появлением информации на выходах 11.Н и 12 появляется сигнал на выходе 13, что свидетельствует о завершении сложения М операндов.

Предлагаемое устройство позволяет совместить обработку каждой группы операндов и суммирование переносов от предьздущей группы, т.е. сократить длительность дополнительного

такта суммирования до Т/2,

Формула изобретения

Сумматор-накопитель, содержащий Н секций, каждая из которых содержит k/2-разрядный сумматор, где k - разрядность суммируемых операндов, накопительный регистр, триггер переноса и выходной регистр, причем выходы накопительного регистра соединены с первыми входами сумматора, а выходы сумматора соединены с входами выходного регистра, в каждой секции, кроме второй, выходы сумматора соединены с входами накопительного регистра, вторые входы сумматора первой секции соединены с младшими k/2 разрядами входа сумматора-«ако- пиТеля, выход переноса сумматора

Q n 5

0

0 5

0

1854

каждой секции соединен с D-входом соответствующего триггера переноса, выход которого соединен с входом переноса последующей группы, тактовые входы накопительных регистров соединены с тактовыми входами триггеров переноса и подключены к тактовому входу сумматора-накопителя, тактовый вход выходного регистра первой секции соединен с входом управления суммированием группы операндов сумматора-накопителя, выходы выходных регистров секций соединены с соответствующими разрядами выхода cyMMbi сумматора-накопителя, о т л и- чающийся тем, что, с целью повышения быстродействия, он дополнительно содержит коммутатор, Н триггеров и группу элементов И и элемент задержки, причем Б-вход первого триггера соединен с входом управленрш суммированием группы операндов, а тактовый вход соединен с тактовыми входами триггеров с второго по (М-1)-й и через элемент задержки подключен к тактовому входу сумматора- накопителя, прямой выход первого триггера соединен с адресным входом коммутатора и с первыми входами элементов И группы, вторые входы которых соединены соответственно с k/2 старшими разрядами входа сумматора- накопителя и подключены к соответствующим информационным входам первой группы коммутатора, информатдионные входы второй группы которого соединены с выходами сумматора-накопителя второй секции, выходы коммутатора подключены к входам накопительного регистра второй секции, выходы элементов И группы соединены с вторыми входами сумматора второй секции, прямой выход каждого i -го триггера, где ,.,.,Н-2, соединен с D-входом (i+l)-ro триггера, прямой выход (Н-1)-го триггера соединен с выходом окончания суммирования сумматора-накопителя, инверсные выходы триггеров с первого по (Н-1)-и. соединены с тактовыми входами выходных регистров секций соответственно с второй по Н-ю, выход переноса сумматора Н-й секции соединен с D-входом Н-го триггера, тактовый вход которого подключен к инверсному выходу (Н-1)-го триггера, а выход является выходом старшего разряда суммы сумматора-накопителя.

Изобретение относится к области вычислительной техники, может быть использовано при построении интегральных микросхем цифровой обработки информации. Целью изобретения является повышение быстродействия за счет сокращения длительности дополнительного такта суммирования при реализации параллельной обрабо- и « (Л