Запоминающее устройство с самоконтролем Советский патент 1989 года по МПК G11C29/00 

k-o/

-о

7

типов многократных ошибок в одинаковых разрядах обоих накопителей. Устройство содержит накопители 1 и 2, состоящие из многоразрядных запоминающих элементов 3, блоки сравнения 4, блоки инвертирования 7, блок контроля 10, блок задержки 11, блок управления 12, блок табличного декодирования 13. В устройство введен

15011714

блок табличного декодирования для дешифрации результатов поразрядного сравнения информации, считываемой из основного и дублирующего накопителей, для определения и коррекции ошибок одного из многоразрядных запоминающих элементов, на основе которых строятся накопители устрой- 10 ства. 1 ил.

Изобретение относится к вычислительной технике. Цель изобретения - повышение надежности устройства за счет возможности коррекции четных ошибок любого многоразрядного запоминающего элемента одного из накопителей и обнаружения некоторых типов многократных ошибок в одинаковых разрядах обоих накопителей. Устройство содержит накопители 1 и 2, состоящие из многоразрядных запоминающих элементов 3, блоки сравнения 4, блоки инвертирования 7, блок контроля 10, блок задержки 11, блок управления 12, блок табличного декодирования 13. В устройство введен блок табличного декодирования для дешифрации результатов поразрядного сравнения информации, считываемой из основного и дублирующего накопителей, для определения и коррекции ошибок одного из многоразрядных запоминающих элементов, на основе которых строятся накопители устройства. 1 ил.

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам (ЗУ)

Цель изобретения - повьшение надежности устройства за счет возмож- ности коррекции четных ошибок в пределах одного многоразрядного запоминающего элемента одного из накопителей и обнаружения некоторых типов многократных ошибок в одинаковых разрядах обоих накопителей.

На чертеже приведена структурная схема устройства.

Устройство содержит накопители 1 и 2 информации, состоящие из много- разрядных элементов 3,например, БИС ЗУ с байтовой организацией,блоки

4сравнения, состоящие из элементов

5сравнения мультиплексора 6, аналогичные известному блоки 7 инвер- тирования 7, состоящие из элемента ИЛИ 8 и элемента неравнозначности

9, блок 10 контроля, выполненный на сумматоре по модулю два, блок 11 задержки, блок 1/ управления, анапо- гичный известному, бло1 13 табличного декодирования, выполненный например, в виде микросхемь. ПЗК KJ809P ЩИ1Ф1. входные числовне J4, В1 ходные числовые J5, обращения J6, записи- чтения 17, адресные J8, ответа 19. „ Устройство работает следующим образом..

На адресные, входные числовые, признака записи-чтения я обращения щины 18,14,17,16 соответственно внешними устройствами задаются коды адреса, числа, сигнал обращения и признака Запись-чтение.

Предполагается, что при операции Запись состояние выходных числовых шин 15 соответствует сигналам О, а при операции Чтение сигнала О установлены на входных числовых щи

0 5

0

5

0

с

0

нах 14, количество числовых разрядов п накопителей 1 и 2 четно, количество числовых разрядов m многоразрядных элементов одинаково для обоих накопителей.

В режиме Запись в накопителе 1, числовые входы которого связаны входными числовыми щинами 14 непосредственно, записывается прямой код поступающей информации.

Код числа, записываемый в накопитель 2, числовые входы которого связаны с входной числовой шиной 14 через блоки 7 инвертироварования 7, зависит от значения суммы по модулю два (четности) информации входных числовых щин 14.

При четном количестве единиц в коде числа на шине 14, т.е. равенстве нулю их суммы по модулю два, на числовые входы накопителя 2 от блоков инвертирования 7 подается обратный код числа, при нечетном - прямой код. Сумма по модулю два (признак четности) вырабатывается блоком контроля 10 (схема свертки по модулю два),выходной сигнал которого используется блоком 12 управления для образования сигнала инвертирования на управляющих входах элементов 9 неравнозначности, на информационные входы которых поступают код записываемого числа с шин входных числовых 15 -через, элементы ИЛИ 8. При сигнале Чтение на шине 17 записи-чтения коды чисел, считываемые из многоразрядных элементов 3 накопителей 1 и 2 снимаются поразрядно элементами 5 сравнения блоков 4. Блок контроля JO образуют значение суммы по модулю два кода числа, считьшаемого из накопителя 2, п выходных сигналов элементов 5 сравнения и сигнал с выхода блока анализирует- ся блоком 13 табличного декодирова51

ния, входы которого связаны с выходами элементов 5 сравнения-, блока 10 контроля и блока 12 управления, связанного с выходом блока контроля 10 и числовьми выходами блока 13 табличного декодирования. Комбинация сигналов 00, 01, 10, 11 на первом и втором выходах блока 13 соответствует четырем состояниям устройства:

-устройство исправно,

-накопитель 1 неисправен (ошибка на выходе накопителя 1),

-накопитель 2 неисправен (ошибка на выходе накопителя 2),

-устройство неработоспособно. Указанные четыре комбинации выходных сигналов блока 13 в случае выполнения этого блока на основе микросхемы ПЗУ записаны в ПЗУ по ад- ресам, коды которых образуют четыре соответствующих множества А,, А,,

Ag, А,, определяемые следующим образом :

АО - двухэлементное множество (п+1 )-разрядньтх кодов, содержащих ноль ( единицу) в (п+О разряде, являющегося выходом блока контроля 10 и единицы (нуля) в остальных п разрядах, являющихся выходами элементов сравнения 5j

В - множество (п+)-разрядных .кодов, содержащих единицу или ноль в (п+1) разряде, хотя бы две единицы (нуля) в разрядах, которым соответствуют выходы элементов 5

сравнения, связанных с пер

выми входами только с одним

их многоразрядных элементов 3 накопителя 1 и нуля (единицы) в остальных разрядах;

В - множество (n+l)-разрядных кодов, содержащих единицу или ноль в (п+1) разряде, хотя бы две единицы (нуля) в разрядах, которым соответствуют выходы элементов сравнения, связанных вторыми входами только с одним из многоразрядных накопительных элементов 3 накопителя 2 и нули (единицы) в остальных разрядах)

В(В) множество кодов, содержащих единицу в (п+1) разряде, а

16

также нули и единицы в остальных п разрядах, причем количество единиц (нулей) нечетно и меньше п/2; Bt(B) - множество (п+1)-разрядных кодов, содержащих ноль в (п+1) разряде, а также нули и единицы, в остальных п разрядах, причем количество нулей (единиц) нечетно и меньше п/2.

Множества В, и В соответствуют многократным ошибкам при чтении, в том числе и четным, информации одного из многоразрядных элементов 3 накопителей 1 и 2 соответственно.

Множества В,В,

(В.В) соот

0

0

ветствуют ошибкам нечетной кратности при чтении информации первого (второго) накопителя 1,2 с произвольным распределением ошибокпо его многоразрядным элементам,3. Объединения А Ву. В, V В5иА2 Р2 У Bg образуют множества А и А, соответствующие ощибкам при чтении информации накопителей 1 и 2, которые допускают их декодирование блоком табличного декодирования 13, как при нечетном, так и четном количестве ошибок.

Полное кодовое множество А (п+1 ) разрядных кодов на адресных входах блока 13 табличного декодирования является объединение А AV Aj. А - кодовое множество, соответствующее конфигурации ошибок, не допускающей декодирования, т.е. неработоспособному устройству,при правильном считывании информации из накопителей 1 и 2 (п+1) разрядные коды на входах блока 13 табличного декоди рования соответствуют множеству AJ блок 13 на своих числовых выходах образует код OOJ . Блок управления 12 формирует на входах мультиплексоров 6 блоков 4 сигналы, пропускающие на выходные числовые шины 15 устройства информацию с выходов накопителя 1, а блок 11 задержки образует сигнал ответа устрой- ства на шине 9 ответа,соответствующий правильной информации на выходных числовых шинах 15.

При неисправностях устройства, приводящим к ошибкам считываемой из накопителей 1 и 2 информадии блок 13 определяет принадлежность кода на своих адресных входах к одному из непересекающихся множеств А, Aj, А , формируя соответствующие сигналы в блок 12 управления.

Блоком 12 управления производится дешифрация соатояний устройства анализом выходных сигналов блока 13. При наличии ошибок, допукающих коррекцию (коды о,1 JO на выходе блока J3), блоком J2 производится формирование сигналов на управляющих входах мультиплексоров 6 и блоков 7 инвертирования, что обеспечивает KOMMyTaujco на выходные числовые шины 5 информации с выхода накопителя с правильной информацией, которая при необходимости инвертируется блоками 7 инвертирования, так как информация с четным количеством единиц записывается и считывается из накопителя 2 в обратном коде. Блок 11 задержки задерживает сигнап ответа на шине 19 на время коррекции информации. При наличии ошибки, не допускающей коррекции (код 1 на выходе табличного декодирования 13), блок 13 управления блокирует вьщачу сигнала ответа на шину ответа 18.

В связи с возможностью анализа результата сравнения информации накопителей 1, 2 (совпадения или несовпадение) и значение четности информации накопителя,вырабатываемой блоком 10 контроля, предлагаемое устройство в отличие от известного позволяет обнаруживать четное количество ошибок типа инвертирования всех разрядных бит, например, вследствие неисправности схем блока управления . Ошибки обоих накопителей в одинаковых разрядах некоторого адреса также обнаруживаются, если количество ошибок при этом в каждом накопителе нечетное.

Формула изобретения .

Запоминающее устройство с самоконтролем, содержащее первый и второй накопители, каждый из которых состоит из многоразрядных запоминающих

элементов и имеет информационную разрядность L km(гдe m 2,3,4- разрядность запоминающих элементов.

0

5

0

5

0

5

0

5

k i,2,3... - коэффициент), адресные входы и входы записи и разрешения обращения запоминающих элементов объединены и являются соответственно адресными входами и входами записи и разрешения обращения устройства,блок управления, блок контроля, блок задержки, блоки поразрядного сравнения, блоки инвертирования, первые входы которых соединены с информационными входами запоминающих элементов первого накопителя и являются информационными входами устройства, i-й информационный вход и L-Й информационный выход j-ro запоминающего элемента первого накопителя соединены соответственно с первыми входами п-го блока инвертирования и п-го блока поразрядного сравнения (где i - 1,2,..., m, j - J , 2,. . ., k- га, п. - (j-1) m+i), первые выходы блоков поразрядного сравнения являются информационными выходами устройства, вторые входы блоков поразрядного сравнения соединень с первым выходом блока управления, второй и третий выходы которого соединены соответственно с вторыми входами блоков инвертирования и с первым входом блока задержки, второй вход которого подключен к входу разрешения обращения устройства, выход блока задержки является выходом готовности устройства,входы блока контроля соединены с первыми выходами блоков инвертирования, выход блока контроля соединен с входом сигнала четности блока управления,вход записи которого является одноименным входом устройства, о тличаю- щ е е с я тем, что, с целью повышения надежности устройства, в него введен блок табличного декодирования, входы которого соединены с вторыми выходами блоков поразрядного сравнения и с выходом блока контроля, выходы блока табличного декодирования соединены с входами кода ошибки блока управления, -й информационный вход и 1-й информационный выход j-ro запоминающего элемента второго накопителя соединены соответственно с вторым выходом S-ro блока инвертирования и четвертым входом Б-ГО блока сравнения и с третьим входом S-ro блока инвертирования и с третьим входом S-ro блока сравнения (где j I...m, j 1, .. .k-m) ,

l); j -(k-Dm+lrkm

j - I -J- m j т- -1 г2щ j 2т-ИтЗт

j - I -J- m j т- -1 г2щ j 2т-ИтЗт