Устройство для преобразования двоичных чисел в двоично-десятичные и обратно Советский патент 1988 года по МПК H03M7/12 

СлЭ 00 00

со

СД

Изобретение относится к вычислительной технике и может быть исполь-{ эовано в арифметических устройствах ЭВМ.

Цель изобретения - повышение быстродействия преобразования,

На чертеже представлена блок-схема предлагаемого устройства.

Предлагаемое устройство содержит входной сдвиговый регистр 1, счетчик 2 цифр, блок 3 промежуточных преобразований, элементы 4,, 1-4.п памяти, регистр 5 промежуточных преобразований, сумматор 6, выходной регистр 7, распределитель 8 импульсов, выходы 9-12 распределителя импульсов.

Принцип действия устройства основан на том, что исходное число, подлежащее преобразованию и состоящее; из К шестнадцатиричных или десятичных цифр, может быть представлено как сумма К чисел, каждое из которых состоит из одной какой-либо цифры исходного числа и нулей в остальных тю- зициях. Позиция кажд,ой цифры в этих числах соответствует, ее весовому коэффициенту в исходном числе. Следовательно, результат преобразования можно представить в суммы преобразованных значений цифр преобразуемого числа с учетом их весовых коэффициентов. Преобразование цифр исходного : числа происходит в элементах 4.1-4.П памяти.

Работу устройства представим на примере преобразования 32-битного двоичного числа в десятичное. Максимальное положительное двоичное число, которое может быть представлено в 32- битном регистре, равно 7. Это число после преобразования в десятичное имеет значение 214783647, следовательно, количество элементов памяти . Предполагается, что в исходный момент преобразуемое число находится во входном сдвиговом регистре 1, а счетчик 2 цифр, регистр 5 промежуточных преобразований и выходной регистр 7 имеют нулевое значение.

В начале работы устройства младшая цифра преобразуемого числа с выхода входного регистра поступает на первые входы элементов 4.-4.9 памяти. На вторые входы этих элементов поступает нулевое значение счетчика 2 цифр. Код адреса, образованный зна- преобразуемой цифры и значе„

{

,

з -о, - р

я 10

f5

20

25

30

35

40

45

50

55

нием счетчика цифр, вызывает чтение в элементах памяти преобразованного значения этой цифры. Например,, если эта цифра имеет значение F (1 : I 1), то код адреса FO (11110000) в элементе 4.9 памяти вызывает чтение цифры 5 (0101), а в элементе 4,8 - чтение цифры 1 (0001). В остальных элементах код адреса FO вызывает чтение HV- лей. Образованное число на элементов 4.1-4.9 памяти, состоящее из нулей в старших разрядах и кода 0001 0101(15) в младших разрядах, представляет собой преобразованное десятичное значение шестнадцатиричной цифры F. Это число с выходов элемен- тов 4.1-4.9 памяти через регистр 5 промежуточных преобразований поступает на первый вход сумматора 6 и на первом шаге преобразования складывается с нулями. Полученная сумма поступает на выходной регистр 7.

В следующем шаге преобразования содержимое регистра 1 под управлением сигнала сдвига, поступающего с выхода 9 распределителя 8 импульсов, сдвигается на одну тетраду вправо и на первые входы элементов 4.1-4.9 памяти поступает следующая цифра преобразуемого числа. Одновременно сигнал сдвига увеличивает на единицу значение счетчика 2. Если значение второй цифры также F (1111), то код адреса F1 (11110001), образованный значением этой цифры и значением счетчика цифр, вызывает чтение и передачу на выход элементов 4.7-4.9 памяти кода 0010(2), 0100(4), 0000(0) соответственно, который является десятичным значением (240) шестнадцатиричного числа FO. На выходе остальных элементов памяти появляются нули. Это число (00000240) через регистр 5 промежуточных преобразований поступает на первый вход сумматора 6, на второй вход KOi: oporo с выхода регистра 7 поступает результат преобразования предыдущей цифры (00...015). Сумма этих чисел (00... 0255) представляет собой преобразованное десятичное значение шестнадцаг тиричного числа FF младших двух цифр исходного числа. Эта сумма является промежуточным результатом преобразования и с выхода сумматора 6 через регистр 7 поступает на второй вход сумматора 6 для участия в сложении в следующем шаге преобразования с зультатом преобразования третьей циф

ры исходного числа.. Далее сдвигается вправо на одну тетраду содержимое входного регистра I, увеличивается значение счетчика 2 цифр и цикл преобразования повторяется. В последнем шаге на выходном регистре 7 образуется результат преобразования исходного числа, расположенного на входном регистре 1.

Режим работы устройства определяется значением сигнала на выходе 10 распределителя 8 импульсов. В зависимости от значения этого сигнала происходит активизация одной из областей адресного пространства элементов памяти и устройство работает или в режиме преобразования двоичных чисел в десятичные, или в режиме преобразования десятичных чисел в двоичные . Значение сигнала на выходе 10 распределителя импульсов определяет также режим работы сумматора 6, который работает или в режиме сложения десятичных чисел, когда речь идет о пре- образовании двоичных чисел в десятичные, или в режиме сложения двоичных чисел,:когда идет речь о преобразовании Десятичных чисел в двоичные.

: Устройство работает конвейерным способом.

Когда в элементах 4. 1-4.П памяти .происходит преобразование очередной цифры исходного числа, в сумматоре 6 происходит сложение промежуточного per зультата преобразования с результатом преобразования предьщущей цифры преобразуемого числа. Когда результат преобразования очередной цифры пере- дается в регистр 5, выходная информа- ция сумматора передается в регистр 7, а содержимое входного регистра 1 сдвигается вправо и увеличивается на единицу значение счетчика 2 цифр.

0

5

0 5

о

.Q

Формула изобретения

Устройство для преобразования двоичных чисел в двоично-десятичные и обратно, содержащее входной сдвиговый регистр, информационный вход которого соединен с информационным йхо- дом устройства, а вход синхронизации- с первым выходом распределителя импульсов , блок промежуточных преобразований, первый и второй входы которого подключены соответственно к выходу входного сдвигового регистра и второму выходу распределителя импульсов, выходной регистр, выход которого является выходом устройства, а вход синхронизации подключен к третьему выходу распределителя импульсов, отличающееся тем, что, с целью повьппения быстродействия, в него введены счетчик цифр, регистр промежуточных преобразований и сумматор, а блок промежуточных преобразований содержит п N/4 элементов памяти (где N - разрядность преобразуемого числа), причем счетный вход счетчика цифр соединен с первым выходом распределителя импульсов, а выход - с третьим входом блока промежуточных преобразований, выходы которого подключены к информационным входам регистра промежуточных преобразований, вход синхронизации котррого соединен с четвертым выходом распределителя импульсов, второй выход которого подключен к входу задания режима сумматора, первый и второй информационные входы которого соединены соответстг венно с выходом регистра промежуточных преобразований и выходом выходного регистра, а выход - с информационным входом выходного регистра, перг вый, второй и третий адресные входы

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ. Цель изобретения - повьппение быстродействия преобразования. Предлагаемое устройство содержит входной сдвиговый регистр 1, блок 3 промежуточных преобразований, распределитель 8 импульсов, выходной регистр 7. Новым в устройстве является введение счетчика 2 дифр, регистра 5 промежу- точных преобразований, сумматора 6, а также новая структура блока промежуточных преобразований. Принцип работы предлагаемого устройства основан на том, что исходное число, подлежащее преобразованию и состоящее из К шестнадцатиричных или десятичных цифр, может быть представлено как сумма К чисел, каждое из которых состоит из одной какой-либо цифры исходного числа и нулей в остальных позициях. Позиция каждой цифры в этих числах соответствует ее весовому коэффициенту в исходном числе. 1 ил. с (g (Л