Устройство тактовой синхронизации Советский патент 1988 года по МПК H04L7/02 

со со

Изобретение относится к электросвязи и может быть использовано в системах передачи данных для автоподстройки фазы тактовых импульсов.

Целью изобретения является уменьшение времени вхождения в синхронизм

На чертеже представлена структурная электрическая схема устройства тактовой синхронизации.

Устройство тактовой синхронизации содержит блок 1 выделения фронтов входного сигнала, фазовый дискриминатор 2, первый D-триггер 3, второй блок 4 задержки, элемент И 5, допол- нительный элемент И 6, делитель 7 частоты, счетчик 8 импульсов, третий D-триггер 9, элемент ИЛИ 10, RS-триг гер 11, второй D-триггер 12, первый блок 13 задержки. Фазовый дискримина тор 2 содержит Б-триггер 4.

Устройство работает следующим образом.

Входной сигнал поступает на вход блока 1 выделения фронтов, на выхо- де которого в моменты смены полярности входного сигнала формируются короткие импульсы Тактовые импульсы, синхронизированные с принимаемьми информационными посылками входного сигнала, формируются на выходе делителя 7, который представляет собой счетчик импульсов с параллельной записью информации. На тактовый вход делител я 7 поступает последователь- ность импульсов, частота которых в К раз (где N - номинальное значение коэффициента деления делителя 7) превышает частоту следования тактовых импульсов, формируемых на такто- ном выходе устройства тактовой синхронизации.

После отсчета каждых N импульсов на выходе делителя 7 (выходе последнего разряда делителя 7) возни{сает сигнал с уровнем логической 1, По спаду импульса на входе высокочастотной последовательности импульсо}з устройства тактовой синхронизации срабатывает третий D-триггер 9 Сиг- нал 1 с прямого выхода третьего D-триггера 9 поступает на вход параллельной записи делителя 7 и записывает в него исходное число, определяющее коэффициент деления делителя 7.

Подстройка фазы тактовых импульсов под фазу принимаемых посылок производится путем однократного изменения длительности периода тактовых импульсов за счет изменения на единицу коэффициента деления делителя 7 При укорочении периода коэффициент деления становится равным (N - ), а при удлинении - (N + 1).

Изменения коэффициента деления производятся в момент записи исходного числа путем изменения состояния младших разрядов делителя 7, входы которых (входы первого и вторрго разрядов) подключены соответственно к инверсному выходу второго D-триггера 12 и прямому выходу D-триггера 14 (выходу фазового дискриминатора 2)i При этом номинальное значение коэффициента деления определяется состоянием старших разрядов делителя 7, на входы (не показаны) которых должны быть поданы соответствующие сигналы.

При отсутствии сигналов на выходе блока 1 вьщеления фронтов второй D- триггер 12 и D-триггер 14 находятся в сброшенном состоянии, а на соответствующих входах разрядов делите- дя 7 действует код ОХ,о,Х (где X.,Д - постоянное состояние старших разрядов), который заносится в делитель 7 при помощи сигнала, действующего на прямом выходе третьего D-. триггера 9 Поскольку, в момент действия сигнала на входе параллельной записи делитель 7 по тактовому входу не сбрасывает, то в его младший

разряд записывается сигнал 1 , а не О.

Полный цикл работы делителя 7,рав- ный одному тактовому интервалу, разбит на две зоны: опережения и отставания Тактовые импульсы на выходе делителя 7 считаются синфазными с принимаемыми посылками входного сигнала, если фронты последних приходят в моменты установки делителя 7 в исходное состояние, Тое. в моменты сра- батьшания третьего D-триггера 9 Первую половину цикла работы делителя 7 от момента установки составляет зона опережения, а вторую - зона отс- тавания. Если фронт пришел в зоне опережения, то в состояние 1 устанавливается только второй D-триггер 12, поскольку на D-входе D-триггера 14 (с выхода делителя 7) действует сигнал О.

В результате в младшие разряды делителя 7 записьшается код 00 и его

коэффициент деления однократно увеличится на 1 о В случае прихода фронта в зоне отставания в состояние 1 устанавливаются второй D-триггер 12 и D-триггер 14, а в делитель 7 запи сьшается число 01, В результате коэффициент деления делителя 7 однократно уменьшается на единицу. Таким образом, происходит отслеживание фа- зы тактовых импульсов в установившемся режиме.

Грубая установка фазы перед началом приема сообщения производится следующим образом, В начале каждого сообщения передается стартовый сигнал, который представляет собой несколько следующих друг за другом информационных единиц, число которых может быть различным

Информационный сигнал, простроби- рованный в средней части каждого бита, с выхода первого D-триггера 3 поступает в инверсном виде на вход дополнительного элемента И 6„ Пока информационные посылки (входной сигнал) отсутствуют, на инверсном выходе первого D-триггера 3 действует сигнал 1, который разрешает прохождение импульсов с выхода последнего разряда делителя 7 через дополнительный элемент И 6 на вход Сброс счетчика 8,

В исходном состоянии RS-триггер 11 устанавливается в состояние 1 сигналом начальной установки, действующим через элемент ИЛИ 10 с входа начальной установки устройства тактовой синхронизации. При этом сигнал с прямого выхода RS-триггера 11 разрешает установку третьего D-триггера 9 в состояние 1 каждым фронтом входного сигнала, обеспечивая принудительное фазирование выходных тактовых импульсов При поступлении на информа1дионный вход устройства тактовой Синхронизации сигнала с уровнем 1 не производится сброс счетчика 8 и, следовательно, на каждом тактовом интервале счетчик 8 отг считьшает один импульс После отсчета числа импульсов, равного длине стартовой посылки, на выходе счетчика 8 возникает сигнал, который сбра- сьшает ES-триггер 11„ В результате снимается разрешающий сигнал с первого входа элемента И 5 и устройство тактовой синхронизации переходит в режим инерционной подстройки

5

0

5

Q

0

5

0

5

0

5

После окончания приема сообщения по входу сигнала Конец приема устройства тактовой синхронизащ1И поступает сигнал, устанавливающий RS-триггер 1 в исходное состояние. При этом устройство тактовой синхронизации готово к приему очередного сообщения о

Формула изобретения

Устройство тактовой синхронизации, содержащее последовательно соединенные делитель частоты и фазовый дискриминатор, последовательно соединенные RS-триггер и элемент И, а также блок ньделения фронтов входного сигнала, счетчик импульсов и элемент ИЛИ, причем вход блока выделения фронтов входного сигнала и выход делителя частоты являются соответственно входом и выходом устройства, о т- личающеес я тем, что, с целью уменьшения времени вхождения в синхронизм,, введены последовательно соединенные первый D-триггер и дополнительный элемент И, а также второй и третий D-триггеры и первый и второй блоки задержки, при этом D-вход первого D-триггера подключен к входу блока вьщеления фронтов входного сигнала, выход которого подсоединен непосредственно к S-входу второго D-триггера и второму входу эле- ,.меата И и через первый блок задержки к информационному входу фазового дискриминатора, управляющий вход которого обьединен с входом первого . разряда делителя частоты и подключен к инверсному выходу второго D-тригге- ра, выход фазового дискриминатора подсоединен к входу второго разряда делителя частоты, выход которого подсоединен непосредственно к С-вхо- ду первого D-триггера и информационному входу счетчика импульсов и через второй блок задержки-- к второму входу дополнительного элемента И, выход дополнительного элемента И подсоединен к входу сброс счетчика импульсрв, выход которого подсоединен к R-входу RS-триггера, S-вход которого подключен к выходу элемента ИЛИ, дополнительный выход делителя частоты подсоединен к D-входу третьего D-триггера, прямой и инверсный выходы которого подсоединены соответственно к входу параллельной записи делителя частоты и С-входу второго D-триггера, а С-вход третьего D-триггера объединен с С-входом теля частоты, причем фазовый дискриминатор выполнен в виде D-триггера, Г-вход, С-вход, Н-вход и прямой выг ход которого являются соответственно тактовым, информационньм и управляющим входами и выходом фазового

дискриминатора, а С-вход делителя частоты и первый и второй входы элемента ИЛИ и прямой выход первого Dтриггера являются соответственно

входом высокочастотной последовательности импульсов, входом начальной установки, входом сигнала Конец приема и информационным выходом устройства.

Изобретение относится к электросвязи Цель изобретения - уменьшение времени вхождения в синхронизм. Устройство содержит блок.1 вьщеления фронтов входного сигнала, фазовый дискриминатор 2, D-триггеры 3, 9 и 12, блоки 4 и 13 задержки, элементы И 5 и 6, делитель 7 частоты, счетчик 8 импульсов, элемент ИЛИ 10 и RS- триггер 11. В устройстве полный цикл работы делителя 7, равный одному тактовому интервалу, разбит на две зоны: зону опережения и зону отставания, что обеспечивает отслеживание фазы тактовых импульсов в установившемся . режиме. Перед началом приема сообщения производится грубая установка фазы. Затем обеспечивается принудительное фазирование выходньж тактовых импульсов, после чего устройство переходит в режим инерционной подстройки. После окончания приема сообщения устройство опять готово к приему очередного сообщения. Цель достигается вве- ;дением D-триггеров 3,9 и 12, злеменг та И 6 и блоков 4 и 13 задержки. 1 ил. О)