Устройство для формирования теста оперативной памяти Советский патент 1988 года по МПК G11C29/00 

4

to сд

сх со

Изобретение относится к вычислительной технике и может быть использвано для контроля оперативных запоминающих устройств.

Цель изобретения - упрощение устройства.

На чертеже представлена схема устройства для формирования теста оперативной памяти.

Устройство содержит генератор 1 импульсов, счетчик 2 адреса, формирователь 3 выборки, счетчик 4 циклов одновибратор 5, элемент 6 запрета, управляемый инвертор 7, триггер 8 записи-чтения, триггер 9 останова, формирователь 10 сигналов сброса.

Устройство работает следующим образом.

Импульсы генератора 1. поступают на счетчик 2 адреса и одновременно через формирователь 3 на выход разрешения выборки устройства. Так как с одновибратора 5 на информационный вход управляемого инвертора 7 подан .О, то по адресам с 0-го по

()-й проходит запись О. Импуль переполнения счетчика 2 адреса запускает одновибратор 5, в результате чего на время ut на информационный вход проверяемой микросхемы по- дае.тся Лог.1. По переднему фронту импульса с одновибратора 5 происходит занесение информации из счетчика 4 циклов в счетчик 2 адреса.

При очередном импульсе с генератора 1 по этому адресу записывается единственная в этом цикле единица.

По заднему фронту сигнала с одновибратора 5 сбрасьшается в О счетчик 2 адреса и устанавливается в единичное состояние триггер 8 записи чтения, вследствие чего при повторном заполнении счетчика 2 адреса все происходит аналогично описанно- му, но в режиме чтения.

В режиме чтения нулевым уровнем с выхода триггера 8 записи-чтения включится элемент 6 запрета и заблокирует сигнал управления, по которо- му осуществляется прием параллельной информации в счетчик 2 адреса из счетчика 4 циклов.

При возврате триггера 8 записи- чтения в нулевое состояние содержи- мое счетчика 4 циклов увеличится на 1 и в очередном цикле Лог.1 записана по адресу А + 1, где А - адрес запоминающего элемента проверяе

0

Q

5

0 5

5

0 5

g

5

мои микросхемы, куда в предыдущем цикле записана 1.

После завершения 2 циклов записи-чтения счетчик 4 циклов пере- , полнится и триггер 9 останова переключится в единичное состояние, разрешая инвертирование данных инвертором 7 .

После этого циклы записи-чтения полностью повторяются с той разницей, что в каждом цикле в проверяемую микросхему записывается один ноль на фоне единиц.

После повторного переполнения счетчика 4 циклов триггер 9 останова опрокидывается в первоначальное состояние, что приводит к остановке генератора 1.

Таким образом, в устройстве осуществляется генерация модифицированного теста Бегущая 1,0.

Формула изобретения

Устройство для формирования теста оперативной памяти, содержащее счетчик адреса, выходы младших разрядов которого являются адресными выходами устройства, а счетный вход соединен с выходом генератора импульсов и входом формирователя выборки, выход которого является выходом разрешения выборки устройства, управляющий вход генератора импульсов подключен к инверсному выходу триггера останова, прямой выход которого является выходом окончания контроля устройства, а вход соединен с выходом переполнения счетчика циклов, счетный вход которого соединен с прямым выходом триггера записи-чтения и является вькодом записи-чтения устройства, отличающееся тем, что, с целью упрощения, в устройство введены одновибратор, элемент запрета, формирователь сигналов сброса, управляемый инвертор, причем первый выход одновибратора соединен со счетным входом триггера записи-чтения, с информационным входом управляемого инвер-- тора и с входом формирователя сигналов сброса, выход которого подключен к входу сброса счетчика адреса, выход старшего разряда которого подключен к входу одновибратора, второй выход которого соединен с управляющим входом управляемого инвертора и с - информационным входом элемента запре3 14257894

та, управляющий вход которого подтравляющему входу управляемого инключен к инверсному выходу тригге- вертора, информационные выходы счетра записи-чтения, а выход элементачика циклов соединены с одноиненнызапрета соединен с управляющим вхо-ми входами счетчика адреса, выход

дом счетчика адреса, инверсный вы-управляемого инвертора является инход триггера останова подключен к уп-.формационным выходом устройства.

Изобретение относится к вычислительной технике и может быть использовано для контроля оперативных запоминающих устройств. Целью изобретения является упрощение устройства. Устройство содержит генератор импульсов, счетчик адреса, счетчик циклов, формирователь выборки, формирователь сигналов сброса, триггер записи-чтения, триггер останова, одно- вибратор и элемент запрета. Цель изобретения достигается соединением выходов счетчика циклов с информационными входами счетчика адреса, а также введением формирователя сигналов сброса, элемента запрета и одно- вибратора, осуществляющих управление перезаписью состояния счетчика циклов в счетчик адреса. В устройстве формируется модифицированный тест Бегущая 1,0. 1 ил. (Л