Устройство для управления регенерацией информации в блоках памяти Советский патент 1988 года по МПК G11C7/00 G11C11/401 

го

АЛГ

4

4 Од

Изобретение относится к вычислительной технике и предназначено для использования в запоминающих устройствах, на динамических элементах памяти.

Целью изобретения является упрощение устройства.

На чертеже показана схема устройства.

Устройство содержит делитель 1 частоты, счетчик 2 адресов строк, I мультиплексор 3 адресов строк, триг- I гер 4, являющийся триггером запросов I регенерации низкого приоритета, триг I гер 5, являющийся триггером запросов регенерации высокого приоритета, элементы НЕ 6, И 7, И-НЕ 8 и ИЛИ 9, синхровход 10, входы 11 и 12 синхронизации триггеров 4 и 5, выход 13 делителя 1, входы 14 и 15 установки триггеров 4 и 5, входы 16 и 17 сбро- I са триггеров 4 и 5, управляющий вход 18 мультиплексора 3 строк соединен с выходом элемента ИЛИ 9, входы 19 и 20 мультиплексора 3 адресный вход 20 адресньш выход 21, вход 22 сброса триггера 5, вход 23 установки триггера 4, вход 24 обращения, выход 25 обращения и управляющий вход 26 мультиплексора 3.

Устройство работает следующим I образом.

В исходном состоянии триггеры 4 и 5 установлены в О, причем триг- 1 гер 5 удерживается в этом состоянии : по входу 22 сброса с инверсного выхода триггера 4. Сигнал обращения от внешних устройств поступает на вход 24 элемента НЕ 6 и, пройдя через : элемент И 7,- передается на выход 25 устройства (в процессор) и устанавливает на входе 26 мультиплексора 3 адресов строк потенциал, разрешающий подключение к выходу 21 (к ЗУ) адресных шин внешних устройств с входа 20.

Делитель 1 принимает на вход 10 синхроимпульсы, а на его выходе 13 формируются временные метки запросов на регенерацию, которые подаются на установочные входы 14 и 15 триггеров 4 и 5. При поступлении на входы 11 и 12 синхронизации синхроимпульса, триггер 4 переходит в единичное состояние и с входа 22 триггера 5 сниг- мает потенциал сброса (состояние триггера при этом не меняется).

0

5 0 5 о

Q g

5

0

5

При отсутствии запроса внешних устройств на выходе элемента НЕ 6 устанавливается потенциал, разрешающий прохождение сигнала регенерации с прямого выхода триггера 4 через элемент Й-НЕ 8 и ИЛИ 9 на вход 18 мультиплексора 3 адресов строк. В результате адресные шины с входа 19 подключаются к выходу 21 для проведения регенерации строки в ЗУ. Сигнал регенерации с выхода элемента ИЛИ 9 подается также на входы 16 и- 17 сброса триггеров 4 и 5. С приходом синхроимпульса на входы 11 и 12, триггер 4 устанавливается в нулевое состояние, а с его нулевого выхода на триггер 5 подается сигнал сброса (триггер 5 не меняет своего нулевого состояния). Кроме того, концом сигнала регенерации содержимое счетчика 2 адресов строк увеличивается на единицу. Цикл регенерации завершен.

При наличии запросов внешних устройств на выходе элемента НЕ 6 устанавливается потенциал, запрещающий прохождение сигнала регенерации по запросу низкого приоритета с прямого выхода триггера 4 через И-НЕ 8. Регенерация задерживается до обработки всех запросов внешних устройств. Если ввиду большой нагрузки на процессор, запрос регенерации низкого приоритета не отработан к моменту прихода , следующего импульса с выхода 13 делителя 1 (триггер 4 в единичное состояние, триггер 5 - в нулевом, сигнал сброса с входа 22 снят), устройство отрабатывает цикл регенерации по запросу высокого приоритета, сопровождаемый остановкой обращений внешних устройств. Импульс запроса на регенерацию поступает на установочные входы 14 и 15 триггеров 4 и 5, но триггер 4 находится в единичном состоянии а триггер 5 с приходом на вход 12 синхроимпульса устанавливается в единичное состояние. Сигнал с инверсного выхода триггера 5 блокирует прохождение через элемент И 7 запросов от внешних устройств и через элемент ИЛИ 9 поступает на вход 18 мультиплексора 3 адресов строк. А,цресные пины с выхода счетчика 2 адресов строк подключаются к выходу 21 для проведения регенерации строки в ЗУ. Сигнал регенерации с выхода элемента ИЛИ 9 также поступает на входы сброса 16 и

17 триггеров 4 и 5. Пришедший на выходы 11 и 12 синхроимпульс опроки- дывает в нулевое состояние триггер 5 запросов регенерации высокого при- оритета и снимает сигнал установки с входа 23 триггера- 4 запросов регенерации низкого приоритета (триггер 4 не меняет своего единичного состоя- кия). Кроме TorOj концом сигнала ре- генерации с выхода элемента ИЛИ 9 содержимое счетчика 2 адреса строк увеличивается на единицу. По окончании цикла регенерации по запросу высодержащее мультиплексор адресов строк, счетчик адресов строк, первый и второй триггеры, делитель частоты, элемент И-НЕ, элемент ИЛИ, элемент И и элемент НЕ, вход которого является входом сигнала обращения устройства и подключен к первому- входу элемента И, второй вход которого подключен к инверсному выходу второго триггера и к первому входу элемента ИЛИ, второй вход которого подключен к выходу элемента И-НЕ, первый и второй входы которого подтспючены соответственно

Изобретение относится к. вычислительной технике и предназначено .для использования в запоминающих .устройствах на динамических элементах памяти. Цель изобретения - упрощение устройства. Устройство содержит делитель 1 частоты, счетчик 2 адресов строк, мультиплексор 3 адресов строк, триггер 4, являющийся триггером запросов регенерации низкого приоритета, триггер 5, являющийся триггером запросов регенерации высокого приоритета, элементы НЕ 6, И 7, И-НЕ 8,.ИЛИ 9. Устройство позволяет повысить гибкость дисциплины обсл живания блока динамической памяти, при этом время , в течение которого логикой схемы принимается рещение о проведении регенерации по запросу высокого приоритета, является минимальным, регенерация выполняется также в минимальное время. 1 ил. с (Л

сокого приоритета, триггер 4 остает- is выхеду элемента НЕ и прямому выхося во взведенном состоянии и возбуждает цикл регенерации при отсутствии запросов от внешних устройств.

Таким образом, делитель частоты формирует метки запросов регенерации, а устройство реализует цикл регенерации по запросам низкого или высокого приоритета.

По окончании каждого цикла регенерации содержимое счетчика адресов строк увеличивается на единицу. Полный цикл регенерации-производится последовательным обходом всех, строк. Регенерация по запросу низкого приоритета происходит в интервалах между обращениями внешних устройств и, таким образом, ее влияние на эффективное быстродействие ЗУ сводится до минимума. Запрос регенерации высокого приоритета, сопровождаемый задержкой основных обращений, происходит в случае, если процессор работает на пределе производительности.

Формула изобретения

Устройство для управления регенерацией информации в блоках памяти,

ду первого триггера, первый установочный вход которого подключен к выходу делителя частоты, выход счетчика адресов строк подключен к первому

информационному входу мультиплексора адресов строк, второй информационный вход и выход которого являются соответственно адресным входом и адресным выходом устройства, выход элемента И являтся выходом сигнала обращения устройства и подключен к первому управляющему входу мультиплексора адресов строк, второй управляющий вход которого подключен

к выходу элемента ИЛИ, обличающееся тем, что, с целью упрощения устройства, выход элемента ИЛИ подключен к счетному входу счетчика адресов строк, к входу сброса первого триггера и первому входу сброса второго триггера, второй вход сброса и прямой выход которог о подключены к инверсному выходу и второму входу установки первого триггера, тактовйй

вход которого подключен к входу делителя частоты и тактовому входу второго триггера, вход установки которого подключен к выходу делителя частоты.