Устройство для контроля оперативных запоминающих устройств Советский патент 1988 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано для испытаний микросхем оперативных запоминающих устройств (ОЗУ).

Цель изобретения т расширение области применения устройства за счет возможности проведения двухэтапного контроля микросхем ОЗУ.

На чертеже изобразбена схема предлагаемого устройства.

Устройство содержит тактовый генератор 1J счетчик 2 адреса, счетчик 3

Переполнение счетчика 4 циклов озподциклов, счетчик 4 циклов, блок 5

пуска-останова, п элементов ИСКЛЮЧАЮ- 15начает прохождение одного большого

ЩЕЕ ИЛИ 6, элемент ИШ-НЕ 7, первыйцикла контроля.

блок 8 сравнения, формирователь 9 Кпадший выходной разряд счетчика

сигналов Выбор кристалла, усилитель3 подциклов формирует код, обеспечи10 адресных сигналов, усилитель П

ваюЩий режим записи и считьшания (О - Запись, 1 - Считьшание) информации для контролируемых микросхем ОЗУ.

управляющих сигналов, усилитель 12 информационных сигналов, усилитель 13 сигналов Выбор кристалла, элемент И-НЕ 14, блок 15 формирования конца цикла, второй блок 16 сравнё- ниня, М блоков 17 индикации и М кон- тролируемых микросхем ОЗУ 18.

Устройство работает следующим о б- разом..

На первом этапе контроля выявляют

Код адреса поступает на первые входы элементов ИСКЛОЧАЮОЩЕ ИЛИ 6 и на соответствующие входы усилителя 10 адресных сигналов, с выходов которого код поступает на соответствующие адресные входы проверяемых микросхем ОЗУ.

На вторые входы п элементов ИСКШО- ЧАЮ11|ЕЕ ИЛИ 6 поступает код с выхода счетчика 4 циклов. Переполнение счетчика 2 адреса означает прохождение одного подцикла.

Переполнение счетчика 4 циклов озваюЩий режим записи и считьшания (О - Запись, 1 - Считьшание) информации для контролируемых микросхем ОЗУ.

Таким образом, код адреса поступает в контролируемые микросхемы ОЗУ с выходов счетчика 2 адреса через усилитель 10 адресных сигналов и этот же код поступает на первые входы соответствующих п элементов ИСКЛЮЧАИЦЕЕ ИЛИ, на вторые входы которых подаются

Изобретение относится к области вычислительной техники и предназначено для испытаний микросхем оперативных запоминающих устройств (ОЗУ) Цель изобретения - расширение области применения за счет возможности проведения двухэтапного контроля микросхем ОЗУ. Устройство содержит тактовый генератор 1, счетчик 2 адреса, счетчик 3 подциклов, счетчик 4 циклов блок 5 пуска-останова, п элементов ИСКЛЮЧАЮОШЕ ИШ1 6, элемент ИЛИ-НЕ 7, первый блок 8 сравнения, формирователь 9 сигналов Выбор кристалла, усилители адресных сигналов 10, управляющих сигналов 11, информационных сигналов 12, сигналов Выбор кристалла 13, элемент И-НЕ 14, блок 15 формирования конца цикла, блок 16 сравнения. 1 нл.

ся неисправности схем Выбор кристал- 30 сигналы с соответствующих выходов

счетчика 4 циклов.

35

ла (СЕ). При выключенных цепях Выбор кристалла устройство формирует управляющие сигналы и тестовую последовательность на запись, В тех кана-.а лах, где схемы Выбор кристалла контролируемых микросхем ОЗУ не выключились, будет сформирован сигнал Брак.

На втором этапе контроля устройство работает в режиме записи и считы- до вания записанной информации, при котором осуществляется выявление неисправностей проверяемых микросхем ОЗУ, но при этом на втором этапе испытасчетчика 4 циклов.

Сигналы с выходов п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ поступают на входы эле мента ИЛИ--НЕ 7, с выхода которого сигналы поступают на первый вход пер вого блока 8 сравнения, на второй вход которого поступают сигналы с вы ходной шины старшего разряда счетчик 3 поДциклов,

Первьй блок 8 сравнения формирует тестовую последовательность импульсов, поступающую через усилитель 12 информационных сигналов на информационные входы 1 онтролируемых микроний, в отличие от первого, имеет мес-45 того, эта же тестото полный цикл контроля.

Перед началом работы устройства счетчик 2 адреса, счетчик 3 подциклов и счетчик 4 циклов устанавливаются в нулевое состояние.

По команде Пуск блок 5 пуска-останова запускает тактовый генератор 1, который начинает, выдавать тактовые импульсы на первый вход М блоков 17 индикации и на счетный вход счет- чика 2 адреса.

Счетчик 2 адреса формирует код адреса, по которому производится обращение к ячейке памяти.

сигналы с соответствующих выходов

счетчика 4 циклов.

Сигналы с выходов п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ поступают на входы элемента ИЛИ--НЕ 7, с выхода которого сигналы поступают на первый вход первого блока 8 сравнения, на второй вход которого поступают сигналы с выходной шины старшего разряда счетчика 3 поДциклов,

Первьй блок 8 сравнения формирует тестовую последовательность импульсов, поступающую через усилитель 12 информационных сигналов на информационные входы 1 онтролируемых микровая последовательность через элемент И-НЕ 14 поступает на первые входы М блоков сравнения, которые осуществляют сравнение поступающих на контролируемые микросхемы ОЗУ кодов со считанными из них.

При совпадении на протяжении всего цикла контроля информации, записа н- ной в контролируемую микросхему ОЗУ, с информацией, считанной из этой микросхемы, осуществляется следующий цикл записи-считьтания.

По результатам сравнения информации, записа11ной в контролируемые микросхемы ОЗУ и считанной нз них, формируется сигнал Годен - брак и загорается элемент индикации, по которому фиксируется отказ каждой конкретной контролируемой микросхемы ОЗУ.

Устройство на втором этапе контроля производит тестовый контроль взаимосвязей между адресными ячейками и разрядами памяти контролируемых микросхем ОЗУ. При этом устройство позволяет проверить микросхемы ОЗУ модифицированным тестом типа бегущая 1 или О.

Формула изобретения Устройство для контроля оперативных запоминающих устройств, содержащее тактовый генератор, счетчик адре- 20 дения двухзтапного контроля микроса, счетчик подциклов, счетчик циклов, блок пуска-останова, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ- НЕ, первьй блок сравнения, второй блок сравнения, причем первый выход тактового генератора соединен с вхо- дом синхронизации счетчика адреса, выходы которого соединены с входами первой группы блока элементов ИСКЛЮсхем ОЗУ, в него введены блок формирования конца цикла, элемент И-НЕ и формирователь сигналов выбора кристалла, причем выход формирователя сиг- 25 налов выбора кристалла соединен с первым входом элемента И-НЕ -л первым входом блока формирования конца цикла и является выходом выбора кристалла

устройства, выход переполнения счет- ЧАИЩЕЕ ИЛИ и являются адресными вы- 30 чика подциклов соединен с третьим ходами устройства, выход переполнения входом блока формирования конца цикла , выход переполнения счетчика циклов соединен с вторым входом блока формирования конца цикла, выход кото- 35 рого соединен с входом блока пускасчетчика адреса соединен с входом синхронизации счетчика подциклов, выход младшего разряда которого является выходом запись-чтение устройства, выход старшего разряда счетчика . подциклов соединен с первым входом первого блока сравнения, второй вход которого соединен с выходом элемента ИЛИ-НЕ, входы которого подключены к выходам блока элементов ИСКЛЮЧАНШЩЕ

останова, выход первого блока сравнения соединен с вторым входом элемента И-НЕ и является информационным выходом устройства, выход элемента И-НЕ 40 соединен с вторым входом второго блока сравнения.

И11И, входы второй группы которого подключены к выходам счетчика циклов, вход синхронизации которого соединен с выходом переполнения счетчика подцикла, первый выход блока пуска-останова соединен с входом такто- вого генератора, второй выход которого является первым управляющим

выходом устройства, второй выход бло- ка пуска-останова является вторым управляющим выходом устройства, выход второго блока сравнения является выходом результата контроля устройства,

первый вход второго блока сравнения является информационным входом устройства, о тличающееся тем, что, с целью расширения области применения устройства за счет провесхем ОЗУ, в него введены блок формирования конца цикла, элемент И-НЕ и формирователь сигналов выбора кристалла, причем выход формирователя сиг- налов выбора кристалла соединен с первым входом элемента И-НЕ -л первым входом блока формирования конца цикла и является выходом выбора кристалла

останова, выход первого блока сравнения соединен с вторым входом элемента И-НЕ и является информационным выходом устройства, выход элемента И-НЕ 40 соединен с вторым входом второго блока сравнения.