Устройство для контроля многоразрядных блоков памяти Советский патент 1990 года по МПК G11C29/00 

г

k/

Изобретение относится к вычислительной технике и может быть использовано для контроля многоразрядных блоков памяти, а также для функционального контроля микросхем ОЗУ. Цель изобретения - повышение достоверности контроля. Устройство содержит генератор 1 тактовых сигналов, блок 2 пуска-останова, первый триггер 3, первый счетчик 4, второй триггер 5, второй счетчик 6, блок формирования сигнала "Выбор кристалла" 7, блок постоянной памяти 8, блоки сравнения 9, блоки индикации 10, многоразрядный блок 11 памяти. 2 ил.

ел

W &

Г

Р

Изобретение относится к вычислительной технике и может быть использовано для контроля многоразрядных блоков памяти, а также для функционального контроля микросхем ОЗУ.

Цель изобретения - повышение достоверности контроля.

На фиг. 1 приведена схема устройства для контроля многоразрядных блоков памяти; на фиг. 2 - пример возможной практической реализации предлагаемого устройства.

Устройство (фиг. 1) содержит гене- ратбр 1 тактовых сигналов, блок 2 пуска-останова, первый триггер 3, первый счетчик 4, второй триггер 5, второй счетчик 6, блок 7 формирования сигнала Выбор кристалла, блок 8 постоянной памяти, 11 блоков 9 сравнения, группу М блоков 10 индикации, многоразрядный блок 11 памяти. На фиг. 1 обозначено: п - количество адресных входов контролируемого многоразрядного блока 11 памяти; М - количество информационных входов контролируемого многоразрядного блока 11 памяти; К - разрядность дополнительного счетчика 6.

Устройство работает следующим образом.

Контроль многоразрядных блоков памяти проводится в два этапа.

На первом этапе контроля выявляются неисправности схем Выбор кристалла. С помощью формирователя 7 сигнала Выбор крист -па отключаются схемы Выбор кристалла. По команде Пуск с блока 2 пуска-останова устройство формирует управляющие сигналы и тестовую последовательность на запись. При выключенных схемах Выбор кристалла контролируемый многоразрядный блок I1 памяти не должен записывать и считывать тестовую информацию.

Наличие сигнала Брак на первом этапе контроля говорит о том, что контролируемый многоразрядный блок 11 памяти имеет неисправимые дефекты схемы Выбор кристалла и дальнейшему контролю не подлежит.

На втором этапе контроля устройство также работает в двух режимах: в режиме записи информации по адресам и в режиме считывания записанной информации, при котором осуществляется выявление неисправностей проверяемого многоразрядного блока памяти.

5

0

5

0

5

0

5

0

5

Перед началом работы устройства первый триггер 3, первый счетчик 4, второй триггер 5, второй счетчик 6 находятся в нулевом состоянии. Перед началом второго этапа контроля с помощью формирователя сигнала Выбор кристалла включаются схемы Выбор кристалла, затем по команде Пуск блок 2 пуска-останова запускает генератор 1 тактовых сигналов, который начинает выдавать тактовые импульсы на первые входы М блоков 9 индикации и на счетный вход первого счетчика 3.

Второй триггер 5 формирует код, обеспечивающий реализацию режимов записи и считывания: О - запись, 1 - считывание информации для контролируемого многоразрядного блока памяти.

Код адреса поступает в многоразрядный блок памяти с выходов счетчика 4 и этот же код поступает на п входов младших адресов разрядов блока 8 постоянной памяти. На К старших адресных разрядов блока постоянной памяти подается код с соответствующих выходов второго счетчика 6,

Блок 8 постоянной памяти формирует тестовую последовательность, поступающую как на информационные входы контролируемого многоразрядного блока 11 памяти, так и на вторые входы М блоков 9 сравнения, на первые входы которых подается считываемая из контролируемого многоразрядного блока памяти тестовая последовательность. И блоков 9 сравнения служат для сравнения данных, считанных из контролируемого многоразрядного блока 11 памяти по заданным последовательностям адресов, с данными, которые были записаны по тем же последовательностям адресов, и работают следующим образом.

Считываемые из контролируемого многоразрядного блока 11 памяти коды без изменения поступают на первые входы М блоков 9 сравнения, которые осуществляют поразрядное сравнение поступающих на них кодов. По результатам сравнения информации, записанной в контролируемый многоразрядный блок 11 памяти н считанной из него, формируются сигналы Годен-брак, которые с выхода М блоков 9 сравнения поступают на вторые входы М блоков 10 индикации, где фиксируется неисправность.

При этом формируется сигнал Брак и загорается элемент индикации, по которому фиксируется неисправность в соответствующем разряде контролируемого многоразрядного блока 11 памяти.

По окончании цикла контроля (после того, как все тестовые последовательности, предварительно записанные в блок 8 постоянной памяти, из него считаны) при полном совпадении информации, записанной в контролируемый многоразрядный блок 11 памяти, с информациейjсчитанной из этого блока памяти, второй счетчик 6 формирует сигнал, который поступает в блок 2 пуска-останова, который в свою очередь формирует сигнал Останова, по которому генератор 1 тактовых сигналов прекращает формирование тактовых импульсов.

л

Формула изобретения Устройство для контроля многоразрядных блоков памяти, содержащее генератор тактовых сигналов, первый счетчик, первый вход генератора тактовых сигналов является входом задания режима устройства, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены первый и второй триггеры, второй счетчик, блок формирования сигнала Выбор кристалла, блок постоянной памяти, группа блоков сравнения, инверсный выход первого триггера соединен с входом синх0

5

0

5

0

5

ронизации первого счетчика, выход переноса которого соединен с входом синхронизации второго триггера, инверсный выход которого соединен с входом синхронизации второго счетчика, первый выход генератора тактовых сигналов является выходом синхронизации устройства, второй выход генератора тактовых сигналов соединен, с входом синхронизации первого триггера, пря- мой выход которого соединен с входом блока формирования сигнала Выбор кристалла, выход которого является выходом разрешения выборки устройства, входы начальной установки первого и второго триггеров, первого и второго счетчиков объединены и являются соответствующим входом устройства, выход переноса второго счетчика является выходом Конец работы устройства, выходы группы блоков сравнения являются выходами результата контроля устройства, прямой выход второго триггера является выходом записи-чтения устройства, выходы первого счетчика соединены с входами первой группы блока постоянной памяти и являются адресными выходами устройства, входы второй группы блока постоянной памяти соединены с выходами второго счетчика, выходы блока постоянной памяти соединены с входами второй группы блока сравнения и являются информационными выходами устройства, входы первой группы блока сравнения являются информационными входами устройства.