Устройство для декодирования корректирующих кодов Советский патент 1988 года по МПК H03M13/15 

Отбь/хода.

f qHa-ff--

Г(

(Л

4

4;

00

1U

Изобретение относится к технике передачи цифровой информации и может быть использовано для декодирования информационньпс последовательностей, защищенных от ошибок с помощью корректирующих кодов.

Цель изобретения - повьщ ение быстродействия устройства.

На чертеже представлена структур- ная электрическая схема устройства для декодирования корректирующих кодов.

Устройство для декодирования кор- ректирздащих кодов содержит буферный регистр 1, распределитель 2, элементы И 3.1-3.п-ь2, где п - блоковая длина кода, элементы ИСКЛЮ 1АЮЩЕЕ ИЛИ 4.1-Д.п, блоки 5.1-5.Г+2 () памяти, многоразрядный двоичный сумматор 6, счетчик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, регистр 12 выдачи кода.

Устройство для декодирования корректирующих кодов работает следзпощим образом.

п-символьнуго последовательность нулей и единиц, поступающую с выходов п элементов И, разбивают на г блоков по 1 символов в каждой, произ- водят подсчет единиц в каждом блоке символов за один такт с помощььэ блока 5.Г+2 памяти и суммируют результаты подсчета количества несовпадений всех г блоков символов с помощью многоразрядного сумматора б двух двоичных чисел. Для этого все п элементов совпадения разбиты на г групп по 1 элементов. В каждой группе вторые вхо ды элементов И 3.1-З.п объединены и подключены к соответствующему выходу распределителя 2. Выходы элементов И 3.1-З.п каждой группы подключены к

1адресным входам .блока 5.Г+2 памяти, причем выход каждого элемента сов падения в группе объединен с выходами соответствующих элементов совпадения других групп. Для всех возможных

2слов длинь 1 по 1 разрядному адресу в блоке 5.Г+2 памяти записано соответствующее двоичное число количества единиц в слове длины 1.

Первоначально второй триггер 9 находится в состоянии О и с его инверсного выхода на вход установки

-7 о

в исходное состояние счетчика 7 до / и запоминающего регистра 11 подают сигнал,,устанавливающий эти элементы в состояние О. Принимаемую п-сим

Q

5 0

5

0с 0

5

0

5

4872

вольную двоичную кодовую комбинацию записывают в буферный регистр 1 При этом на вход запуска устройства г/о-- дают сигнал, переводящий второй триггер 9 в состояние 1, в результате отпирается элемент И З.п+1, и сигналы от генератора 10 импульсов проходят через него на вход распределителя 2. Распределитель 2 действует циклически, причем положительный потенциал поочередно появляется на его выходах, . затем циклы повторяются до тех пор, пока процесс декодирования не закончится.

При первом цикле работы распределителя 2 сигнал, появляющийся на его втором выходе, переводит счетчик 7 в состояние 1, на втором цикле - в состояние 2 и т.д. Сигнал с третьего выхода распределителя 2 считьшает число из счетчи5 а 7 на адресные входы блоков 5.1-5.г памяти, С выходов блоков 5,1-5.г памяти в запоминающий регистр 1 1 считьшают .одну из п- символьных копий корректирующего кода, а liMeHHO - слово, соответствующее информационным сг мволам, поступающим из счетчика 7.

При первом цикле работы распределителя 2 в запоминающем регистре 1 1 записывают нулевую комбинацию, при втором цикле в запоминающий регистр 1 1 записывают ког 5бинацию, соответствующую информащюнным символам Ю-.О- образокр за 2 циклов работы распределителя 2 в заломкнающем регистре 11 последовательно появляются все возможные слова корректирующего кода, причем каяздое слово сохраняется в запоминающем регистре 11 в течение всего цикла. С помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4.1-4.П кодовое слово, записанное в запоминающем регистре 1 1 ,сравнива от с принять словом записанным в буферном регистре j.При этом сигнал J. имеется на выходах лииь тех из.п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ й.1-4.п, которые соЪтветствз ют. отличающимся разрядам в з помянутых сравниваемых словах.

Поэтому оказьшаются открытыми лишь те из элементов И ЗЛ-З.п, которые соответствуют отличающимся разрядам в принятой и одной из () эталонных кодовых комбинациях.

Каждый цикл включает- (г+З) тактов распределителя 2, -на каждом из которых положительный импульс снрьма-ют с

одного выхода и подают на объединенные первые входы соответствующей группы из 1 элементов И 3.1-3.1. Одновременно с 1 выходов группы из 1 элементов И 3.1-3.1 снимают 1 символьную последовательность нулей и единиц, которую в параллельном формате подают на адресные входы блока 5.Г+2 памяти. С выходов блока 5.Г+2 памяти на входы сумматора 6 считывают двоичное число, соответствующее количеству единиц в 1-символьной последовательности, поданной на адресные входы блока 5.Г+2 памяти.

Общее число единиц, полученное в сумматоре 6 как результат сложения чисел, снимаемых с блока 5г+2 памяти на г тактах, равное количеству отмают k информационных символов копии, которая сохраняется вплоть до декодирования следующего кодового слова. Импульс с выхода элемента И З.п+2 переводит триггер 9 в состояние О, при этом устройство возвращается в исходное состояние, и процесс декодирования заканчивается.

IQ Процесс декодирования продолжается не более 2 циклов работы распределителя 2, причем он может быть закончен на любом из циклов (в зависимости от того, какое кодовое слово

15 принято). Время декодирования равно не более 2 (г+3) тактов работы распределителя 2, где 1 - количество элементов совпадения, объединенных по Первому входу. Числа п и 1 личающихся символов в принятой комби- 20 обязательно должны быть кратными, нации, записанной в буферном регист- В случае, если п делится на 1 с ос- ре 1J и в одной из эталонных комбинаций, записанной в данный момент в запоминающем регистре 11, подают на адресные входы блока 5.Г+1 памяти.

Если на адресные входы блока 5.Г+ +1 памяти подают двоичную комбинацию, соответствующую числу больше t, то с его выхода считьшают единицу, которая переводит триггер 8 в состояние О. В результате оказьшается запертым элемент И З.п+2, и через него не может пройти импульс с первого выхода распределителя 2, при этом выдали декодированного сигнала не происхо-. дит, а сигналы с первого и второго выходов распределителя 2 устанавливают сумматор 6 и триггер 8 соответственно в состояние О и 1, подготовив устройство к очередному циклу 40 k - число информационных разрядов ко- декодирования. Если число отличающих- да) первых выходов которого соединены

с вторыми входами, n-k первых элементов ИСКЛЮЧМОП ЕЕ ИЛИ, k последних выходов запоминающего регистра сое- 45 динены с вторыми входами последних k элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и информационными входами k-разрядного регистра выдачи кода, выходы разрядов которого являются выходами устройст- 50 ва, генератор импульсов, вьжод которого, соединен, с первым входом.(п+1)- го элемента.И, распределитель, пер- вый, второй, третий выходы которого

соединены соответственно с.первым 55 входом (п+2)-го элемента И, первыми входами первого триггера и счетчика

татком, то г равно целой части п/1 плюс единица. Выбор 1 зависит от максимального количества адресных 25 входов первого дополнительного блока постоянной памяти.

Формула изобретения

30 Устройство для декодирования корректирующих кодов, содержащее буфер- ньй регистр, вход которого является информационным входом устройства, выходы разрядов соединены с первыми

gg входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с первыми входами одноименнгпс элементов И, триггеры, запоминающий регистр, n-k (где п - разрядность кода.

ся разрядов не превьщгает t, то в течение г тактов работы распределителя 2 сигнал на выходе блока.5.г+1 постоянной памяти не возникает, и три-г гер 8 остается в состоянии 1, в которое он был установлен при предыдущем цикле работы распределителя 2 сигналом с его второго выхода. В результате к моменту появления импульса на первом выходе распределителя 2 остается открытым элемент И З.п+2, и указанный импульс проходит через этот элемент, осуществив перепись сигналов из k информационных разрядов запоминающего регистра 11 в k-разрядный регистр 12 выдачи кода. При этом с параллельных выходов k-разрядного регистра 12 выдачи кода сник первым входом запоминающего регистра, выход первого триггера соединен с.вторым входом (п+2)-го элемают k информационных символов копии, которая сохраняется вплоть до декодирования следующего кодового слова. Импульс с выхода элемента И З.п+2 переводит триггер 9 в состояние О, при этом устройство возвращается в исходное состояние, и процесс декодирования заканчивается.

Процесс декодирования продолжается не более 2 циклов работы распределителя 2, причем он может быть закончен на любом из циклов (в зависимости от того, какое кодовое слово

принято). Время декодирования равно не более 2 (г+3) тактов работы распределителя 2, где 1 - количество элементов совпадения, объединенных по Первому входу. Числа п и 1 обязательно должны быть кратными, В случае, если п делится на 1 с ос-

- число информационных разрядов ко- а) первых выходов которого соединены

татком, то г равно целой части п/1 плюс единица. Выбор 1 зависит от максимального количества адресных входов первого дополнительного блока постоянной памяти.

Формула изобретения

Устройство для декодирования корректирующих кодов, содержащее буфер- ньй регистр, вход которого является информационным входом устройства, выходы разрядов соединены с первыми

входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с первыми входами одноименнгпс элементов И, триггеры, запоминающий регистр, n-k (где п - разрядность кода.

к первым входом запоминающего регистра, выход первого триггера соединен с.вторым входом (п+2)-го эле51

мента .И, выход которого соединен с управляющим входом регистра выдачи кода и первым входом второго триггера, второй вход которого является входом запуска устройства, инверсный и прямой выходы второго триггера соединены соответственно с вторыми входами счетчика и запоминающего регистра и вторым входом (п+1)-го элемента И, выход которого соединен с входом распределителя, отличающееся тем, что, с целью повышения быстродействия устройства,элементы И разбиты на группы и введены первый; второй и третий блоки памяти и многоразрядный двоичный сумматор, управляющий вход которого подключен к первому выходу распределителя, вы414876

ходы соединены с соответствующими входами второго блока памяти, выход которого соединен с вторым входом первогд триггера, каждый четвертый выход распределителя подключен к объединенным вторым входам элементов И одноименной группы, выходы одноименных элементов И каждой группы объеди- 1Q нены и соединены с соответствующими входами третьего блока памяти, выходы которого соединены с соответствующими информационными входами многоразрядного двоичного сумматора, выходы 15 счетчика соединены с соответственно объединенными входами первых блоков памяти, выходы которых соединены с соответствующими третьими входами запоминающего регистра.

Изобретение относится к технике I передачи цифровой информации и может быть использовано для декодирования информационных последовательностей, защищенных от ошибок с помощью корректирующих кодов. Цель изобретения - повышение быстродействия устройства. Устройство для декодирования корректирующих кодов содержит буферный регистр 1, распределитель 2, элементы И 3,- - , где п - блоковая длина . кода, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ блоки 5 t - () памяти, много; разрядный двоичный сумматор 6, счет- чик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, .регистр 12 выдачи кода. 1 ил.