Устройство для вычисления разности двух чисел Советский патент 1988 года по МПК G06F7/50 

:&

сд

00

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано для построения различных вычислительных устройств, средств систем классификации, распознания образов и поиска информации.

Цель изобретения - расширение функциональных возможностей устройства за счет получения алгебраической разности и модуля алгебраической разности чисел и повышения быстродействия при обработке потоков чисел,

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 - функциональная схема преобразователя прямого кода в дополнительный.

Устройство содержит регистры 1 и 2 операндов, сумматор 3, первый преобразователь 4 прямого кода в допол- тепьный, входы 5 и 6 операндов, выход 7 модуля результата, второй 8 и третий 9 преобразователи прямого ко- да в дополнительный, элементы НЕРАВНОЗНАЧНОСТЬ 10 и 11, вход 12 разрешения записи операндов устройства, входы 13 и 14 управления знаком первого и второго операндов устройства, выход 15 знака результата устройства и выход 16 результата устройства.

Каждый преобразователь прямого кода в дополнительный содержит п узлов 17 преобразования, где п - раз- рядность операндов5 каждый узел пре- образования содержит элемент И 18 элемент И-ИЛИ 19, информационные входы 20 узлов, вькоды 21 узлов, входы 22 управления узлов, выход 23 i- го элемента И, где i 1,п, и входы 24 узлов.

Устройство работает следующим.образом.

I

Алгоритм работы устройства следую

щий. Исходные операнды А и В, представленные в прямом коде, поступают регистры 1 и 2 со своими знаками S, зависимости от типа опера-

и Sj. В

ции, задаваемого признаками Р и Pg, в устройстве выполняется модификация знаков операндов по правилу: S Sg ЗбфРь. Признаки Р и Pg задают следующие, типы операций:

если (Рд, Pg) (0,0), то С А+В и С I А+В), т.е. знаки операндов не изменяются.

5

0 О

0

5

0

5

если (Р, Рц) (0,1), то С А-В и I С I 1 А-В I, т.е. знак операнда В инвертируется,

если (Р, , РВ) (1,0), то С В-А и 1С| 1В-А1, т.е. знак операнда А инвертируется. ,

Операнды А и В с учетом произведенной модификации знаков преобразуются в дополнительный код, в результате чего на выходе сумматора получается результат произведенной операции С со своим знаком Sf. После преобразования полученного дополнительного кода результата на выходе устройства формируется прямой код модуля результата.

Алгоритм работы преобразователя заключается в том, что при двустороннем преобразовании прямого кода цательного числа в дополнительный (или наоборот) все разряды исходного кода разбиваются на два поля. Поле, содержащее крайнюю мпадшую.единицу и следующие за ней младшие разряды, при преобразовании не изменяется. Поле, содержащее старщие по отношению к выделенной младшей единице разряды, при преобразовании изменяется путем инвертирования значений всех разрядов. В результате на выходе преобразователя прямого кода в дополнительный формируется дополнительный (прямой)- ; код., полученный из исходного прямого (дополнительного). При двустороннем преобразовании кода положительного числа все его разряды сохраняются без изменения.

При необходимости реализации операций С, А-В, C IA-BJ на входы 13 и 14 подается двоичный код (0,t), а на входы 5 и 6 - операнды А и В в к прямом коде со своими знаками. При поступлении единичного сигнала на вход 12 разрешения записи происходит занесение исходных кодов операндов в регистры 1 и 2, после чего значащие разряды кодов операндов А и В поступают на информационные входы X преобразователей 8 и 9, а их управляющие знаки Si и S, поступают на соЛ о

ответствуюшие вторые входы элементов НЕРАВНОЗНАЧНОСТЬ 10 и 11. Так как , то знак S д проходит через элемент НЕРАВНОЗНАЧНОСТЬ 10 без изменения и поступает на знако- вые входы S и соответственно преобразователя 8 и сумматора 3, а знак S J инвертируется элементом НЕРАВНО

ЗНАЧНОСТЬ 11 и поступает на управляющие входы 5д и Sj иоответстпенно преобразователя 9 и сумматора 3, в результате чего происходит настройка устройства на операцию . На выходах преобразователей 8 и 9 формируются значащие разряды дополнительных кодов операндов, которые поступают на информационные входы А и В сумматора 3. На выходах сумматора 3 фор- |Иpyютcя значащие разряды С и знак Sc результата произведенной операции которые подаются на выходы 16 и 15 устройства и на входы X и S преобразователя 4, в результате чего на выходах преобразователя 4 формируются значащие разряды модуля ICI результата произведенной операции, которые подаются на выход 7 модуля результата.

При необходимости реализации операций С В-А и С J IB-A I на входы 13 и 14 подается двоичный код (1,0). При этом знак S/ц инвертируется элементом НЕРАВНОЗНАЧНОСТЬ 10, а знак S g проходит через элемент НЕРАВНОЗНАЧНОСТЬ 11 без изменения, что и приводит к настройке устройства на требуемую операцию.

При необходимости реализации операций Сз А+В и Cj А-«-В на входы 13 и 14 подается двоичный код (0,0) . При этом знаки S и S g операндов не изменяются.

Преобразователь прямого кода в дополнительный работает следующим образом. На вход 24р поступает уровень логической 1, на управляющие входы J22 поступает логический уровень, со- ответствующий знаку преобразуемого кода, а на все информационные входы 20;.(,n) поступают соответствующи значащие разряды кода.

Если исходный код представляет положительное число- то на управляющий вход 22. каждого узла преобразования поступает уровень логического О, при этом по третьему и четвертому входам блокируются первый и второй конъюкторы а по восьмому входу подготавливается третий конъюктор элем ента И-ИПИ 19, который передает на выход этого элемента без изменения логический уровень с информационного входа , в результате чего на вьг- ходе преобразователя формируется дополнительный (прямой) код исходного :

3

прямого (дополнительного) кода положительного числа.

Если исходный код представляет отрицательное число,то на управляющий вход 22 - каждого узла преобразования поступает уровень логической 1, при этом по третьему и четвертому входам подготавливаются первый и второй конъюкторы, а по восьмому входу блокируется третий конъюктор элемента И-ИЛИ 19.

Пусть в исходном коде младшая единица находится в г-ом разряде,Тогда единичный уровень с входа 24 „ появляется на выходах 23|,,-23р всех эле ментов И 18 узлов 17,- 17. При этом в узлах по шестому входу блокируется второй конъюктор, а по первому входу подготавливается первый конъюктор элемента И-ИЛИ 19, которьй передает на вход этого элемента без изменения логический уровень с информационного входа 20 узлов , в результате чего поле разрядов исходного кода, содержащее крайнюю мпадшую единицу и следующие за ней мпадшие разряды, при преобразовании не изменяется. На выходе

23 , элемента И 18 узла 17, появляется нулевой уровень блокировки элементов И 18 в узлах ,.i, в результате чего на выходах этих элементов появляется нулевой уровень и по первому входу блокируется первьш конъюктор, а по шестому входу подготавливается второй конъюктор элемента И-ИЛИ. 19, который передает на выход этого элемента инверсный логический уровень с информационного входа 20; узлов 17 -17r-t , в результате чего поле старших разрядов при преобразовании изменяется путем инвертирования значений всех разрядов. Таким образом, на выходе преобразователя формируется дополнительный -(прямой) код исходного прямого (дополнительного) кода отрицательного числа. Предлагаемый преобразователь обладает дополнительной возможностью двустороннего преобразования прямого кода в обратный (или наоборот), Для этого достаточно подать на вход 24„ уровень логического О.

Расширение функциональных возможностей предлагаемого устройства для вьиисления разности двух п-разрядных чисел достигается за счет реализации

наряду с функ191ей С,А-В функций С - В-А, С,, С4 (А-В|, €5 IB-AI

С I А-«-В I. Кроме того, устройство ает возможность обрабатьгоать потоки чисел А; и В j с ивдивидуальной функ- цией обработки для каждой пары чисел без предварительного анализа знаков, сортировки операндов и их перекомму- тацш, что повышает быстродействие устройства при обработке потоков чисел.

ормула изобретения

1, Устройство для вычисления разности двух чисел, содержащее первьй и.второй регистры операндов, сумматор и первый преобразователь прямого кода в дополнительный, причем информационные входы регистров являются соответствующими входами операндов устройства, а выходы сумматора- соединены соответственно с управляющим и информационным входами первого преобразователя прямого кода в дополнительный, выход которого является выходом модуля результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет получения алгебраической разности и модуля алгебраической разности чисел и повьшения быстродействия при обработке потоков чисел, устройство дополнительно содержит второй и третий преобразователи прямого кода в дополнительный, два элемента НЕРАВНОЗНАЧНОСТЬ, причем вход разрешения записи операндов Б регистры устройства, входы управления знаком первого и второго операндов устройства5 выход знака результата Устройства, выход результата устройства соединены соответствен-

ковым выходом сумматора и выходом суммы сумматора, первый знаковый вход которого соединен с выходом первого g элемента НЕРАВНОЗНАЧНОСТЬ и управляющим входом второго преобразователя прямого кода в дополнительный, информационный вход которого соединен с выходом значащих разрядов регистра

0 первого операнда, выход знакового разряда которого соединен с вторым входом первого элемента НЕРАВНОЗПУ Ч- НОСТЬ, второй знаковый вход сумматора соединен с выходом второго

5 элемента НЕРАВНОЗНАЧНОСТЬ и управляющим входом третьего преобразователя прямого кода в дополнительный, информационный вход которого соединен с выходом значащих разрядов ре0 гистра второго операнда, выход знакового разряда которого соединен с вторым входом второго элемента НЕРАВНОЗНАЧНОСТЬ, первый и второй информационные входы сумматора соединены

25 соответственно с выходами Второго и третьего преобразователей прямого кода в дополнительный.

2. Устройство по п. 1, отличающееся тем, что каждый пре30 образователь прямого кода в дополнительный содержит п узлов преобразования, где п - разрядность операндов, каждьй из которых содержит элеме«т И, элемент И-ИЛИ,- причем управляющий

35 вход преобразователя соединен с первым, вторым, третьим входами элементов И-ИЛИ, i-й разряд информационного вхр да преобразователя, 1 де i .1,п, соединен с третьим, четвертым,

40 пятым входами i-ro элемента И-ИЛИ и первым входом i-ro элемента И, рой вход которого соединен с выходом (i-l)-ro элемента И преобразователя, с шестым и седьмым входами i-ro эле

Изобретение относится к области вычислительной техники и технической кибернетики и может быть использовано для построения различных вычислительных устройств, средств систем -классификации, распознавания образов и поиска информации. Цель изобретения - расширение функциональных возможностей за счет получения алгебраической разности и модуля алгебраи- ческой разности чисел и повышение быстродействия при обработке потоков чисел. Устройство содержит регистры 1 и 2 операндов А и В, сумматор 3, двусторонний преобразователь 4 прямого кода в дополнительный, входы 5, 6 и выход 7 модуля результата, преобразователи 8, 9 прямого кода в дополнительный, элементы НЕРАВНОЗНАЧНОСТЬ 10, 11, входы 12 разрешения записи операндов, входы 13, 14 управления знаком операндов, выход 15 знака результата и выход 16 результата. Устройство позволяет обрабатывать потоки чисел А, В- с индивидуальной функ- - цией обработки (С1-С6) для каждой пары чисел. 1 з.п. ф-лы, 2 ил. (Л

но со входами разрешения записи реги- 45 мента И-ИЛИ, выход которого соединен стров, первыми входами первого и вто- с выходом i-ro разряда преобразова- рого элементов НЕРАВНОЗНАЧНОСТЬ, зна- теля.