Устройство для синхронизации работы двух процессоров с общим блоком памяти Советский патент 1988 года по МПК G06F9/52 

18

16 Р

(Л

4: Ф 4

СО j;

Изобретение относится к области вычислительной техники и может быть использовано при построении многопроцессорных систем с асинхронным обращением нескольких процессоров к общему блоку памяти.

Целью изобретения является повышение быстродействия устройства.

На фиг,1 представлена блок-схема устройства; на фиг,2 - блок-схема включения устройства для синхронизации в системе из двух процессоров и общего блока памяти.

Устройство содержит (см,фиг,1) первьй, второй элементы И 1,2, пер- вьй, второй триггеры 3,4, выходы запроса первого, второго процессоров 5,6, двухфазный генератор 7 импульсов, третий триггер 8, входы блокировки доступа первого, второго процессоров 9,10, установочные выходы первого, второго процессоров 11,12, выходы синхронизации обмена первого, второго процессоров 13,14, четвертый триггер 15, входы разрешения обмена первого, второго процессоров 16,17, тактовые выходы первого, второго процессоров 18,19,

На фиг,2 изображены устройство 20 для синхронизации работы двух процессоров с общим блоком памяти, первьш, второй процессоры 21,22, блок 23 памяти, элемент ИЛИ 24, первый, второй процессорные элементы 25,26, с первого по шестой элементы И 27-32, первый, второй регистры 33,34 адреса, с первого по четвертьй шинные формирователи 35-38, первый, второй элементы 39,40 задержки.

Устройство-работает следующим образом,

При включении питания процессорные элементы 25, 26 формируют сигналы УСТ, УСТ , которые устанавливают триггеры 3 и 8 в нулевое состояние. При этом первьй же импульс внутренней тактовой частоты ТИ и ТИ сбросит соответственно триггер 4 и триггер 15 в нулевое состояние.

Установкой единичного потенциала на входах блокировки доступа процессоров 9, 10 доступ процессоров 21, 22 к блоку 23 памяти блокирован. При поступлении, например, на вход 5 сигнала запроса (ЗП) от первого процессора 21 и1-тульс частоты F1 двухфазного генератора 7 через элемент И 1 устанавливает триггер 3 в единич

5

0

5

0

5

0

5

0

5

ное состояние. Установкой единичного потенциала на входе блокировки доступа (БД) первого процессора 9 устройство 20 обеспечивает монопольное использование блока 23 памяти первым процессором 21, Вьпсоды адресного регистра 33 первого процессора 21 переходят из высокоимпедансного в активное состояние.

Элемент И 2 при этом будет закрыт потенциалом .с нулевого выхода триггера 3, Передний фронт импульса внутренней тактовой частоты (ТИ) процессорного элемента 25 устанавливает триггер 4 в единичное состояние. Появление на входе процессорного элемента 25 сигнала разрешения обмена (РЗП) позволяет процессору продолжать процедуру обмена с блоком 23 памяти. Процессорньй элемент 25 снимает сигнал ЗП и одновременно выставляет .на совмещенной системной магистрали адрес/данные (АД) адрес, которьй по заднему фронту сигнала синхронизации об.мена (ОБМ) переписывается в адресньй регистр 33 процессора 21, Этим же сигналом триггер 4 возвращается в исходное нулевое состояние.

Если процессор 21 осуществляет процедуру чтения данных из блока 23 памяти, он формирует сигнал чтения ДЧТ, которьй через элемент И 27 отказывает шинный формирователь 35 на передачу информации от блока 23 памяти на магистраль АД процессорного элемента 25, Шинньй формирователь 36 при этом находится в высокоимпеданс- ном состоянии. Элементы И 29 и ИЛИ 24 закрыты и на управляющем входе блока 23 памяти установлен нулевой уровень, соответствующий режиму чтения памяти.

Если процессор 21 осуществляет процедуру записи данных в блок 23 памяти, Процессорньй элемент 25 синхронно с выставкой на магистрали АД информации формирует сигнал записи ДЗП,

Сигнал ДЗП через открытьй элемент И 29 и элемент ИЛИ 24 устанавливает единичньй потенциал (режим записи данных) на управляющем входе блока 23 памяти, а также через элемент И 28 и элемент 39 задержки открывает ШИННЬЙ формирователь 36 на передачу данных из процессора 25 в блок 23 памяти.

По окончании процедуры обмена первого процессора 21 с блоком 23 памяти сигнал ОБМ, поступающий на синхро- вход триггера 3, сбрасывает его в исходное нулевое состояние.

При поступлении от второго процессора 22 сигнала ЗП до окончания процедуры обмена первого процессора 21 с блоком 23 памяти сигнал разрешения обмена РЗП не будет сформирован и дальнейшая работа процессора 22 будет приостановлена. После возврата триггера 3 в исходное состояние .первый же импульс частоты F2 перебросит триггер 8 в единичное состоя- :ние, закрывая тем самым элемент И 1, а также доступ процессора 21 к блоку 23 памяти. При получении процессорным элементом 26 сигнала разрешения обмена (РЗП) он начинает аналогично процессорному элементу 25 выполнять процедуру обмена с блоком 23 памяти

Формула, изобретения 25

Устройство для синхронизации работы двух процессоров с общим блоком памяти, содержащее первый, второй элементы И и первьй, второй триггеры, причем единичный выход.первого триггера соединен с информационным входом второго триггера, отличающееся, тем, что, с целью повьшения быстродействия устройства, в него введены третий, четвертый триггеры и двухфазный генератор импульсов, причем первые входы первого,, второго элементов И соединены с входами устройства для подключения

0

5

5

0

5

выходов запроса первого, второго процессоров соответственно, вторые входы первого, второго элементов И соединены соответственно с первым, вторым выходами двухфазного генератора импульсов, третьи входы первого, второго элементов И соединены соответственно с нулевыми выходами третьего, первого триггеров, вход синхронизации первого триггера и нулевой вход второго триггера соединены с входом устройства для подключения выхода синхронизации обмена первого процессора, вход синхронизации т1)етьего триггера и нулевой вход четвертого триггера соединены с входом устройства для подключения выхода синхронизации обмена второго процессора, входы синхронизации второго, четвертого триггеров соединены с входами устройства i для подключения тактовых выходов соответственно первого, второго процессоров, нулевые входы первого, третьего триггеров соединены с входами устройства для подключения установочных выходов первого, второго процессоров, единичный выход третьего триггера соединен с информационным входом четвертого триггера, выходы второго, четвертого триггеров соединены с выходами устройства для подключения к входам разрешения обмена первого, второго процессоров соответственно, нулевые .выходы первого, третьего триггеров соединены с выходами устройства для подключения входов блокировки доступа соответственн.о первого, второго процессоров.

Изобретение относится к области вычислительной техники и может быть использовано при построении многопроцессорных систем с общей памятью. Целью изобретения является повьшение быстродействия устройства. Устройство содержит первый, второй элементы И 1,2, первый, второй триггеры 3,4, двухфазный генератор 7 импульсов, третий триггер 8, четвертьй триггер 15. Устройство обеспечивает асинхронную и равноприоритетную работу двух процессоров с общим блоком памяти. 2 ил.