Устройство для сопряжения однородной вычислительной структуры Советский патент 1989 года по МПК G06F15/177 

шения последнего поступает по шине 25 сигнал Идет передача, активное состояние которого разрешает работу счетчика 11. При активном состоянии сигнала Идет передача адрес с выхода счетчика 11 и сигнал тактовой последовательности через второй адресный и разрешающий входы коммутатора 10 поступают на управляющий

вход блока 3 памяти и управляют выда- 25 И 32 и на информационный вход линии

чей информации из блока 3 памяти на шину 21. По шине .21 информационный пакет побайтно поступает на информационный вход блока 1 коммутации, откуда он поступает на шину 14 в моменты времени, определяемые сигналом ,тактовой последовательности передачи, поступающим по шине 23 на управляющий вход блока 1 и на первый вход дешифратора 29 блока 5 анализа состояния (фиг.2), С третьего выхода дешифратора 29 сигнал поступает на первый вход элемента И 34, на второй вход которого по шине 23 поступает сигнал тактовой последовательности передачи. Если дешифратор 29 определяет появление флаговой комбинации на шине 21 в момент времени, определяемый сигналом тактовой последовательности передачи, на выходе элемента И 34 формируется сигнал, который по шине 24 поступает на вход регистра 6 состояния и переводит сигнал Идет передача в пассивное состояние. Устройство для сопряжения готова к передаче следующего сообщения.

Процесс приема состоит из четырех фаз: настройки, ожидания сообщения, накопления сообщения в блок 4 памяти приема, чтения микроЭВМ сообщения из блока 4 памяти.

Настройка выполняется после окончания приема очередного сообщения

35

30 задержки, на тактовый вход которой поступает по шине 22 тактовая частота шины. Линия 30 задержки задерживает входной информационньй

30 сигнал на один цикл шины 14 и на выходе он появляется через определенное количество тактов после поступления на вход. Выходной сигнал линии задержки поступает на второй вход элемента И 32, Лог.1 появляется на выходе элемента И 32 в случае, если на временной позиции, на которой в предыдущем цикле шины 14 передавалась рфлаговая комбинация, в текущем

40 цикле передается байт информации, отличный от флага. Сигнал с выхода элемента И 32 поступает на первый вход элемента И 33, на второй и третий входы которого по шине 25 посту45 пают соответственно сигналы Прием и Сообщение из регистра 6 состояния. При пассивном состоянии этих сигналов на выходе элемента И 33 появляется сигнал Лог.1, который по50 ступает на управляющий вход дешифратора 51, разрешая его работу. Дешифратор 51 сравнивает поступивший по шине 20 байт информации с собственным адресом данной ЭВМ и кодом

55 трансляционной передачи и при совпадении формирует сигнал, который по шине 24 поступает в регистр 6 состоя ния и устанавливает сигнал Прием шины 25 в активное состояние.

ется в блоке 5 анализа состояния (фиг.2). С выхода блока 1 коммутации информация по шине 20 поступает на третий вход дешифратора 29, на треть- ем выходе которого появляется Лог.1, если входной байт совпадает с флаговой комбинацией. Сигнал с третьего выхода дешифратора.29 поступает на первый {инвертирующий) вход элемента

5

30 задержки, на тактовый вход которой поступает по шине 22 тактовая частота шины. Линия 30 задержки задерживает входной информационньй

сигнал на один цикл шины 14 и на выходе он появляется через определенное количество тактов после поступления на вход. Выходной сигнал линии задержки поступает на второй вход элемента И 32, Лог.1 появляется на выходе элемента И 32 в случае, если на временной позиции, на которой в предыдущем цикле шины 14 передавалась рфлаговая комбинация, в текущем

0 цикле передается байт информации, отличный от флага. Сигнал с выхода элемента И 32 поступает на первый вход элемента И 33, на второй и третий входы которого по шине 25 посту5 пают соответственно сигналы Прием и Сообщение из регистра 6 состояния. При пассивном состоянии этих сигналов на выходе элемента И 33 появляется сигнал Лог.1, который по0 ступает на управляющий вход дешифратора 51, разрешая его работу. Дешифратор 51 сравнивает поступивший по шине 20 байт информации с собственным адресом данной ЭВМ и кодом

5 трансляционной передачи и при совпадении формирует сигнал, который по шине 24 поступает в регистр 6 состояния и устанавливает сигнал Прием шины 25 в активное состояние.

1

При переходе сигнала Прием в активное состояние в регистре 7 адреса фиксируется текущее состояние основной адресной последовательности, соответствующее временной позиции., на которую поступает сообщение. При этом сигнал Прием поступает на вход разрешения регистра 7 по шине 25, а основная адресная последовательность на информационный вход регистра 7 по шине 22,

Сигнал Прием по шине 25 поступает на вход разрешения счетчика 3 адреса приема и вход разрешения коммутатора 12. Активное состояние этого сигнала разрешает работу счетчика 13 и подключает к управляющему входу блока 4 памяти второй адресный и разрешающий входы коммутатора 120

Сигнал Прием по шине 25 поступает в блок 8 настройки (фиг.З) на управляющий вход компаратора 44 и второй вход элемента И 4 , ка первый вход которого поступает с выхода дешифратора 37 кода настройки сигнал разрешения дополнительных временных позиций приема. При активном состоянии сигнала Прием разрешается работа компаратору 44, а при одновременном разрешении дополнительных временных позиций для приема и компаратору 45, на управляющий вход которого поступает сигнал с выхода элемента И На первые информацией- , ные входы компараторов 44 и 45 по шине 22 поступает основная адресная последовательность, а на вторые информационные входы - соответственно адрес ЭВМ- источника сообщения с выхода регистра 7 по шине 26 и номер группы дополнительных временных позиций с выхода регистра 39, На выходе компаратора 44 формируется импульсная последовательность, соответствующая временной позиции, закрепленной за ЭВМ-источником сообщения, а на выходе компаратора 45 - импульсная последовательность, соответствующая дополнительным временным позициям, выделенным для данного обмена. Сигналы с выходов компараторов 44 и 45 поступают соответственно на первый и второй входы элемента ИЛИ 48, на выходе которого формируется тактовая последовательность приема которая поступает на шину 23.

Тактовая последовательность приема по шине 23 поступает на тактовый

4746828

вход счетчика 13 адреса приема и управляет формированием адреса приема, а также на тактовый вход коммутатора 12 блока памяти приема. С выхода коммутатор

тактовая последовательность приема и адрес приема поступают на управляющий вход блока памяти приема и управляют записью в блок 4

IQ памяти приема, поступающей по шине 20 информации. Тактовая последовательность приема поступает тгкже на второй вход элемента И 34 в блоке анализа состояния, на первый вход

15 которого поступает сигнал с третьего выхода дешифратора 29, а на третий вход - сигнал Прием -с шины 25. С выхода элемента И 34 сигнал поступает на первый вход элемента ИЛИ 35,

20 на второй вход которого поступает по линии 27 сигнал переполнения с выхода переполнения счетчика 13 адресов приемао При обнаружении в дешифраторе 29 флаговой комбинации на вре25 менной позиции определяемой тактовой последовательностью приема, при активном состоянии сигнала Прием кли при появлении сигнала ошибки на выходе схемы ИЛИ 35 формируется сиг0 нал, поступающий по шине 24 в регистр 6 состояния и устанавливающий в активное состояние сигнал Сообщение и в пассивное состояние сигнал Прием шины 25, Одновременно устанав,5 ливается в активное состояние сигнал запрос прерывания на линии 19. Сигнал ошибки с линии 27 по шине 24 также поступает в регистр 6 состояния и устанавливает в активное со0 стояние сигнал Ошибка.

Появление сигнала запроса прерывания является для микроЭВМ сигналом о том, что в блоке 4 памяти прие- Е ма имеется поступившее с шины 14 сообщение . МикроЭВМ читает содержимое регистра 6 состояния, проверяя отсутствие ошибки приема. Затем микроЭВМ читает из регистра 7 адреса адрес ЭВМ-источника сообщения.

После этого микроЗВМ побайтно считывает блок 4 памяти приема, накопленное там сообщение, При этом пассивное состояние сигнала Прием обе- . спечивает подключение через коммутат тор 12 Слока памяти приема на управляющий в:;од блока 4 памяти адреса с шины 17 и управляющего сигнала Чтение блока памяти с шины 18. С вы0

5

хода блока 4 памяти информации по

шине 16 поступает на вход микроэвм. i

Считывание микроЭБМ из очередной , ячейки блока 4 памяти флаговой комбинации является признаком окончания чтения сообщения. МикроЭВМ выполняет подготовку к приему следующего сообщения, записывая в регистр 36 настройки соответствующий код настройкиj а в регистр 39 - номер группы дополнительных временных позиций, разрешенных для следующего обмена

После этого микроЭВМ ааписывает в регистр 6 состояния кодовую комбинацию, устанавливающую в пассивное состояние сигналы Сообщение и Ошибка, Устройство готово к приему следующего сообщения.

Формула изобретения

Устройство для сопряжения однородной вычислительной структуры ,со- держащее блок коммутации, регистр состояния, блок настройки, дешифратор адреса регистра, причем системблок анализа состояния, регистр адреса, коммутатор блока передачи,коммутатор блока приема, счетчик адреса передачи, счетчик адреса приема, причем вход синхронизации устройства соединен со счетным входом счетчика основной адресной последовательности, выход которого подключен к тактовому входу блока анализа состояния, к информационному входу регистра адреса и к информационному входу блока настройки, машинный информационный вход-выход устройства соединен с ин- 15 формационным входом блока памяти передачи, с машинным информационным входом блока анализа состояния, с выходом блока памяти приема, с первым выходом регистра адреса, адресный вход устройства подключен к адресному входу блока анализа состояния, и к первым адресным входам коммутаторов передачи и приема-, управляющий вход устройства соединен с входом записи коммутатора блока памяти передачи, с входом чтения коммутатора блока памяти приема, с входом чтения (записи) регистра адреса, выход блока памяти передачи подклюный информационный вход-выход устрой-30 чен к информационному входу передачи

блок анализа состояния, регистр адреса, коммутатор блока передачи,коммутатор блока приема, счетчик адреса передачи, счетчик адреса приема, причем вход синхронизации устройства соединен со счетным входом счетчика основной адресной последовательности, выход которого подключен к тактовому входу блока анализа состояния, к информационному входу регистра адреса и к информационному входу блока настройки, машинный информационный вход-выход устройства соединен с ин- 5 формационным входом блока памяти передачи, с машинным информационным входом блока анализа состояния, с выходом блока памяти приема, с первым выходом регистра адреса, адресный вход устройства подключен к адресному входу блока анализа состояния, и к первым адресным входам коммутаторов передачи и приема-, управляющий вход устройства соединен с входом записи коммутатора блока памяти передачи, с входом чтения коммутатора блока памяти приема, с входом чтения (записи) регистра адреса, выход блока памяти передачи подклю0

5

0 чен к информационному входу передачи

Изобретение относится к области вычислительной техники и предназначено для сопряжения отдельных микроЭВМ или микропроцессоров в однородную вычислительную структуру. Целью изобретения является повышение быстродействия устройства для сопряжения однородной вычислительной структуры. Поставленная цель достигается введением в устройство дополнительно счетчика 2 основной адресной последовательности, блока 5 анализа состояния, блока памяти 4 приема, блока памяти 3 передачи, коммутатора 12 блока памяти приема, счетчика 13 адреса приема, коммутатора 10 блока памяти передачи, счетчика 11 адреса передачи и регистра адреса 7. 4 ил.

ства является входом-выходом блока коммутации, машинный информационный вход-выход устройства соединан с информационным входом-выходом регистра состояния и с входом кода настройки, блока настройки, адресный вход устройства подключен к информационному входу дешифратора адреса регистра, управляющий вход устройства соединен с входом чтения (записи) регистра состояния и блока настройки и с управляющим входом дешифратора адреса регистра, выход запроса прерывания устройства является выходом запроса прерывания регистра состояния, управляющий вход блока коммутации соединен с тактовым вы ходом блока настройки, вход разре шения приема передачи которого подключен к управляющему выходу регистра состояния, выход дешифратора адреса регистра соединен с входом разрешения чтения регистра состояния и входом выбора регистра блока настройки, отличающееся тем, что, с целью повышения быстродействия, в него введены счетчик основной адресной последовательности, бло памяти передачи, блок памяти приема.

0

5 5

5

0

блока анализа состояния и к информационному входу блока коммутации, выход которого соединен с информационным вгодом приема блока анализа состояния и с информационным входом блока памяти приема, выход коммутатора блока памяти передачи соединен с управляющим входом блока памяти передачи, тактовый выход блока настройки подключен к тактовым входам блока анализа состояния, коммутаторов приема и передачи и счетчиков адреса приема и передачи, управляющий выход регистра состояния соединен с входами разрешения регистра адреса, блока анализа состояния, коммутаторов приема и передачи и счетчиков адреса приема и передачи, выход счетчика адреса передачи подключен к второму адресному входу коммутатора блока памяти передачи, адресный выход счетчика адреса приема соединен с вторым адресным входом коммутатора, блока памяти приема, выход которого соединен с управляющим входом блока памяти приема, выход переполнения счетчика адреса приема подключен к входу ошибки блока анализа состояния, выход которого соединен с управляющим входом регистра состояния, выход дешифратора адреса регистра подключен к входу разрешения чтения peIL

Un

№

Ш.

гз

гг

зо

гистра адреса, второй выход которого соединен с адресным входом блока настройки.

Я

JL is

i

f

W

i i

19

М

18$,

50

W

49

У V t l

19

Фие.Ч