Стоковое запоминающее устройство Советский патент 1989 года по МПК G11C19/00 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах приема и передачи дискретной информации специализированных вычислителей, а также в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов.

Целью изобретения является увеличение плотности хранения данных . за счет полного заполнения стека при хаотично поступающей приоритетной и о быч но и инфо рма ции.

На фиг. 1 представлена схема стекового запоминающего устройства; на фиг. 2 - схема блока управления; на фиг..З - схема распределителя импульсов; на фиг. 4 - временная ди- аграмма работы устройства.

Стековое запоминающее устройство содержит накопитель 1, блок 2 управления, первый 3 и второй 4 реверсивные счетчики, первый 5 и 6

коммутаторы, дешифратор 7j первый 8 и второй 9 распределители импульсов, адресный счетчик 10, третий реверсивный счетчик 11, первый элемент ИЛИ 12, первый 3, второй 14 и третий 5 блоки оперативной памяти, элемент 16 памяти, второй элемент ИЛИ 17, входы записи 18 и чтения 19 устройства, первый 20 и второй 21 входы синхронизации устройства, выход Стек занят 22, управляющий выход 23 считывания, выход Стек пуст 24 и выход 25 признака приоритета.

Блок управления (фиг, 2) содержит узел 26 постоянной памяти, триггеры 27 и 28 и элементы ИЛИ 29 и 30.

Распределитель импульсов (фиг. 3) содержит инвертор 31-и элементы ИЛИ 32 и 33.

Стековое запоминающее устройство работает следующим образом.

Перед началом работы все- счетчики устройства устанавливаются в одинако20 При низком уровне сигнала Чтени на входе 19 устройства блок 2 управ ления формирует по сигналу t (фиг. второй тактирующей последовательнос на входе 21 сигнал считьгоания и на

вое нулевое состояние (цепь начальной 25 своем втором выходе. Одновременно

этим же сигналом &2 в блоке 2. упустановки не показана) ,, При этом на всех выходах состояния реверсивных счетчиков 3, 4 и 11 сигналы низкого уровня. Следовательно, на выходе Стек пуст 24 устройства также сигнал низкого уровня, свидетельствующий об отсутствии записанной информации в накопителе 1„

При поступлении на вход 18 устройства сигнала Запись второй коммутатор 6 подключает (по сигналу на его управляющем входе ) через первый коммутатор 5 () выходы адресного счетчика . 10 к адресным входам накопителя 1, По сигналам t (фиг. 4) на первом входе 20 синхронизации устройства блок 2 управления формирует сигналы записи &, и J; , по которым осуществляется запись информации в накопитель 1, и адресный счетчик 10 переводится (положительным перепадом из О в 1) в следующее фазовое состояние. Одновременно осуществляется запись использованного адреса накопителя в зависимости от наличия сигнала признака приоритета на входе 25 устройства в первый блок 13 оперативной памяти сигналом ,, либо во второй блок 14 оперативной памяти сигналом ,1, после чего соответствующий реверсивный счетчик (первьй 3 или второй 4) также переходит в следующее фазовое состояние. При этом

35

40

равления взводится триггер 28 и на второй вход элемента ИЛИ 30 поступа ет разрешающий сигнал низкого уровн

30 Первый .распределитель 8 импульсов пропускает на вход обратного счета первого реверсивного счетчика 3 сиг нал , при отсутствии записанной информации на приоритетном уровне стека либо на вход обратного счета второго реверсивного счетчика 4 сиг нал с г.г ПР . Ийличии информации на приоритетном уррвне стека. Лосле этого соответствующий реверсивный счетчик устанавливает на адресных входах соответствующего блока опера тивной памяти (13 или 14) адрес по ледней записанной информации на дан ном уровне стека. Дешифратор устана

45 ливает разрешающий сигнал (или V низкого уровня ) на управляющем входе выборки данного блока оперативно памяти, после чего адрес для считьго ния информации устанавливается на а ресных входах накопителя 1, так как на управляющем входе второго коммут тора 6 присутствует сигнал высокого уровня (). Для управления внеш ними устройстаами выдается на управ ляющий выход 21 устройства сигнал Считывание низкого уровня (V,0), В то же время адрес, по которому пр изводится считывание информации из накопителя, запоминается третьим бл

50

55

все адреса хранящейся в накопителе 1 информации, пришеддсий с признаком приоритета, запоминаются во втором блоке 14 оперативной памяти, а без признака - в первом блоке 13 оперативной памяти.

Вход Запись 18 устройства имеет приоритет по отношению к входу ЧтеQ ние 19 во всех случаях, кроме того, когда накопитель полностью загружен несчитанной информацией, т.е. имеет место высокий уровень сигнала на выходе Стек занят 22 устройства. Та5 кая организация позволяет исключить потерю поступающей информации.

Считьшание информации, записанной в стек, осуществляется следующим образом,

0 При низком уровне сигнала Чтение на входе 19 устройства блок 2 управления формирует по сигналу t (фиг.4) второй тактирующей последовательности на входе 21 сигнал считьгоания и на

5

0

равления взводится триггер 28 и на второй вход элемента ИЛИ 30 поступа- ет разрешающий сигнал низкого уровня,

0 Первый .распределитель 8 импульсов пропускает на вход обратного счета первого реверсивного счетчика 3 сигнал , при отсутствии записанной информации на приоритетном уровне стека либо на вход обратного счета второго реверсивного счетчика 4 сигнал с г.г ПР . Ийличии информации на приоритетном уррвне стека. Лосле этого соответствующий реверсивный счетчик устанавливает на адресных входах соответствующего блока оперативной памяти (13 или 14) адрес последней записанной информации на данном уровне стека. Дешифратор устанав5 ливает разрешающий сигнал (или V низкого уровня ) на управляющем входе выборки данного блока оперативной памяти, после чего адрес для считьгоания информации устанавливается на адресных входах накопителя 1, так как на управляющем входе второго коммутатора 6 присутствует сигнал высокого уровня (). Для управления внешними устройстаами выдается на управляющий выход 21 устройства сигнал Считывание низкого уровня (V,0), В то же время адрес, по которому производится считывание информации из накопителя, запоминается третьим бло0

5

ком 15 оперативной памяти по сигналу ts. Этот сигнал формируется блоком 2 управления на девятом выходе по сигналу t, с выхода элемента ИЛИ 30, после чего второй триггер 28 устанавливается в исходное состояние. По окончании сигнала Cg (положительным перепадом) третий реверсивньй счетчик 11 переходит в следующее фазовое, состояние и на его выходе состояния устанавливается сигнал ,«1 высокого уровня. После этого первый коммутатор сигналом подключает к своим выходам выходы третьего блока 15 оперативной памяти и в дальнейшем запись в накопитель новой информации осуществляется по адресам ранее считанной информации. При такой записи сигналом с4 третий реверсивный счетчик 11 переводится в предыдущее фазовое состояние, сигналом Vj осуществляется выборка запомненного адреса, который устанавливается (К1 1, ) на адресных входах накопителя 1.. В то же время в блоке 2 управления осуществляется взведение триггера 27, выходной сигнал которого разрешает формирование на первом выходе блока

блоков оперативной памяти и к информационным входам третьего блока оперативной памяти, адресные входы и вы- ходы которого соединены соответственно с информационными выходами третьего реверсивного счетчика и первой группы первого коммутатора, выходы которого подключены к информационным

Q входам второй группы второго коммутатора и первого и второго блоков оперативной памяти, адресные входы которых соединены соответственно с информационными выходами первого и- второго реверсивных счетчиков, входы обратного счета KOTopijtx подключены соответственно к первому и второму выходам первого распределителя импульсов, первый вход которого соединен с установочным входом элемента памяти и вторым выходом блока управления, первый выход которого подключен к входу записи накопителя и к первому входу второго распределителя им5 пульсов, второй вход которого является входом признака приоритета устройства, а первый выход соединен с входом записи первого блока оперативной памяти и с входом прямого счета

5

0

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах приема и передачи дискретной информации специализированных вычислителей, а также в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов. Цель изобретения - повышение плотности хранения данных за счет полного заполнения стека при хаотично поступающей приоритетной и обычной информации. Устройство содержит накопитель, адресный счетчик, три блока оперативной памяти, два коммутатора, два распределителя импульсов, дешифратор, три реверсивных счетчики, элемент памяти, два элемента ИЛИ, блок управления. В устройстве разбиение единого адресного поля накопителя на уровни (обычный и приоритетный) происходит по мере поступления информации. Запись информации, следующей за циклом считывания, происходит в первую очередь по уже свободным адресам считанной информации и лишь при отсутствии таковых увеличивается глубина стекла. 4 ил.

2 управления сигнала записи t. по сиг-30 первого реверсивного счетчика.

налу t первой тактирующей последовательно сти. По окончании записи триггер 27 сбрасьшается положительным перепадом импульса t,.

Формула изобретения

Стековое запоминающее устроййтво, содержащее накопитель, информационные входы и выходы которого являются одноименными входами и выходами устройства, блок управления, первый и второй реверсивные счетчики, первый и второй коммутаторы, отличающееся тем, что, с целью увеличения плотности хранения данных за счет полного заполнения стека при хао- лично поступающей приоритетной и обычной информации, в устройство введены первьш, второй и третий блоки оперативной памяти, первый и второй распределители импульсов, дешифратор, адресный счетчик, третий реверсивный счетчик, первый и второй элементы ИЛИ, элемент памяти, причем адресные входы накопителя соединены с выходами второго коммутатора, информационные входы первой группы которого подключены к выходам первого и второго

30 первого реверсивного счетчика.

35

40

выход

состояния которого подключен к первому входу второго элемента ИЛИ, выход которого является выходом признака Стек пуст устройства и соединен с пятым входом блока управления, первый и второй входы которого являются первым и вторым входами синхронизации устройства, третий вход блока управления является входом записи устройства и подключен к первым входам дешифратора и первого элемента ИЛИ, второй вход которого соединен с восьмым выходом блока управления и является выходом признака Стек занят

д5 устройства, выход первого элемента ИЛИ подключен к управляющему входу второго коммутатора, второй выход второго распределителя импульсов соединен с входом записи второго блока

5Q оперативной памяти и с входом прямого счета второго реверсивного счетчика, выход состояния которого подключен к вторым входам первого распределителя импульсов и второго элемента ИЛИ и к входу сброса элемента памяти, выход которого соединен с третьим вхо дом дешифратора, второй вход которого подключен к пятому выходу блока управления и является управляющим вы55

ходом считывйния.устройства, выходы дешифратора соединены р входами выборки первого и второго блоков оперативной памяти, третий и четвертый выходы блока управления.подключены соответственно к входу обратного счета третьего реверсивного счетчика и к синхровходу адресного счетчика, выходы группы которого соединены с информационными входами второй группы первого коммутатора, а выход состояния соединен с шестым входом блока управления, шестой выход которого подключен к входу выборки третьего

блока оперативной памяти, вход записи которого соединен с входом прямого счета третьего реверсивного счетчика и с девятым выходом блока управления, седьмой вход и десятый выход которого подключены соответственно к выходу состояния третьего реверсивного счетчика и к управляющему входу первого коммутатора, седьмой выход блока управления является выходом установочных импульсов устройства, четвертый вход блока управ леяия - входом чтения устройства.

(1) (i) (У)

(f-) (5)

(6) (71

W

WФиг. 2

П

W

Jf

55

W

аг.З

Редактор О. Головач

Фи.А

Составитедь О, Исаев Техред М.Дидык

Корректор М. Пожо