Параллельный асинхронный регистр Советский патент 1989 года по МПК G11C19/00 

Изобретение относится к вычислительной технике и может быть исполь- зовано при построении цифровых вычислительных машин.

Целью изобретения является упрощение параллельного асинхронного регистра.

На чертеже представлена схема регистра.

Регистр содержит ячейки 1-3 памяти каждая из которых состоит из первого 4 и второго 5 инверторов и элемента И-ИЛИ-НЕ 6, дополнительный инвертор 7 и управляющий триггер 8, состоящий из элемента И-ИЛИ-НЕ 9 и инвертора 10.

На схеме показаны.также информационные входы 11-13 регистра, управляющий вход (разрешения приема) 14, управляющий выход (индикации приема) 15 и информационные выходы 16-18 регистра .

Параллельный асиьгхронный регистр работает следующим образом.

В начальном состоянии на управляющем входе 14 регистра имеется значение О, в результате чего на выходе инвертора 7 и элементов 6 ячеек 1-3 имеется значение 1, а на выходе инверторов 4 - значение О, на выходах инверторов 5 - значение 1, на выходе элемента 9 управляющего триггера В - значение О, а на выходе его инвертора Ю, т.е. на управляю- щем выходе 15 регистра - значение 1

После того, как на информационные входы 11-13 ячеек 1-3 памяти поступя однофазные сигналы, соответствующие значениям разрядов записываемого ко- да, на управляющий вход 14 регистра подается значение 1. При этом на выходе элемента 6 ячеек 1-3 памяти устанавливается значение, противоположное значению на соответствующем информационном входе 11-13, на выход инвертора ячеек 1-3 памяти - соответствующее этому значению, а на выходе их инвертора 5 - противоположное зна чениею на соответствующем информаци- ониом входе 11-13. Кроме того, на выходе инвертора 7 устанавливается значение О. В результате на выходе элемента 9 управляющего триггера 8 появляется значение 1, а на выходе его инвертора 10, т.е. на управляющем выходе 15 регистра - значение О, что свидетельствует о завершении переходных процессов при записи

кода в регистр и установке парафазно- го кода на выходах инверторов 4 и 5 ячеек 1-3 памяти. Значение О на управляющем выходе 15 регистра делает нечувствительными ячейки 1-3 памяти и управляюР1Ий триггер В к изменению значений сигналов на информационных входах 11-13 (отсекает регистр от информационных входов). Очевидно, что после этого произвольным образом могут изменяться сигналы на информационных входах 11-13 ячеек 1-3 памяти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значения, соответствующие разрядам записываемого кода.

Перед новой записью кода регистр должен быть возвращен в исходное состояние, для чего подается значение О на его управляющий вход 14. Это вызывает появление значения 1 на выходе инвертора 7 и элементов 6 ячеек 1-3 памяти, затем - значения О на выходах инверторов 4 этих ячеек памяти и, наконец, - значения 1 на выходах их инверторов 5. В результате на выходе элемента 9 управляющего триггера 8 появляется значение О, а на выходе его инвертора 10, т.е. на управляющем выходе 15 регистра - значение 1, что свидетельствует о завершении переходных процессов при воврате регистра в исходное состояние.

Следовательно, в предлагаемом регистре, также, как и в известном, при управлении процессом записи информации в регистр и его возвратом в исходное состояние с помощью сигнала на управляющем выходе 15 устраняется влияние разброса задержек логических элементов регистра на его работу. I

Оценивая сложность параллельного асинхронного регистра суммарным числом входов и выходов его логических элементов, получают (B+l4n;, где п - число ячеек памяти регистра. В известном регистре эта величина составляет (17+19п), т.е. имеет место упрощение регистра для /Лобого п.

Формула изобретения

Параллельный асинхронный регистр, содержащий п ячеек памяти, каждая из которых состоит из элемента И-ИЛИ-НЕ и двух инверторов, причем вход и

выход первого инвертора соединены соответственно с выходом и первым входом первой группы элемента И- 1ЛИ-НЕ, первый вход второй группы которого является соответствующим информационным входом регистра, а выходы элемента И-ИЛИ-НЕ и первого инвертора являются соответствующими информационными выходами регистра, дополнительный инвертор, вход которого соединен с вторыми входами вторых групп элементов И-ИЛИ-НЕ ячеек памяти и является управляющим входом регистра, и управ1172 ,

упрощения регистра, в каждой ячейке памяти второй вход первой группы эле мента И-ИЛИ-НЕ соединен с вторым входом второй группы данного элемента, вход второго инвертора соединен с выходом первого инвертора, выход второго инвертора каждой ячейки памяти соединен с соответствующим входом 0 (п+1)-й группы элемента И-ИЛИ-НЕ управляющего триггера, выход инвертора управляющего триггера соединен с третьими входами вторых групп элементов И-ИЛИ-НЕ каждой ячейки памяти и с

Изобретение относится к вычислительной технике и может быть использовано для построения цифровых вычислительных машин. Цель изобретения - упрощение параллельного асинхронного регистра. Последний содержит ячейки памяти 1-3, каждая из которых состоит из инверторов 4,5 и элемента И-ИЛИ-НЕ 6, инвертор 7 и управляющий триггер 8, состоящий из элемента И-ИЛИ-НЕ 9 и инвертора 10. В каждой ячейке 1-3 выход инвертора 4 соединен с входом инвертора 5 и элемента 6, выход которого соединен с входом инвертора 4, а входы- с входами элемента 9 и входом инвертора 7. Выходы инверторов 7, 10 соединены с входами элемента 9. 1 ил.

ляющий триггер, состоящий из инверто- jj первым входом (п+2)-й группы элемен- ра и элемента И-ИЛИ-НЕ, выход и пер- та И-ИЛИ-НЕ управляющего триггера.

вые входы п групп которого соединены соответственно с входом и выходом инвертора управляющего триггера, а вторые входы п групп данного элемента с соответствующими входами (п+1)-й группы данного элемента, отличающийся тем, что, с це,лью.

второй вход которой соединен с (п+1)-м входом (п+1)-й группы данного элемента и с выходом дополнительного инвер- тора, а третьи входы п групп данного элемента соединены с первыми входами вторых групп элементов И-ИЛИ-НЕ соответствующих ячеек памяти.