Устройство для контроля узлов памяти Советский патент 1990 года по МПК G11C29/00 

U

7fr

гн

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля правильности функционирования оперативной памяти на интегральных схемах. Целью изобретения является повышение достоверности контроля в условиях внешних воздействий. Устройство содержит генератор 1 тактовых импульсов, последовательно соединенные счетчик адреса 2 и вспомогательный счетчик 3, формирователь 6 тестового сигнала, элемент сравнения 4, сравнивающий входные и выходные данные контролируемого узла памяти. Выход каждого K-го разряда (где K =1,2... M) счетчика адреса соединен с контактной площадкой для подключения (M-K+1)-го разряда контролируемого узла памяти. Устройство осуществляет быстрый просмотр наиболее крупных частей узла памяти, что обеспечивает большую достоверность контроля кратковременных отказов в работе узла памяти в условиях внешних воздействий, когда формируемая заряженной частицей пространственная область больше одного простейшего элемента узла памяти, но меньше размеров таких элементов как, например, микросхема памяти. 1 ил.

10

Й-4

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля правильности функционирования оперативной памяти на интегральных схемах в условиях внешних воздействий.

Цель изобретения - повышение достоверности контроля узлов памяти в условиях внешних воздействий.

На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит генератор 1 тактовых импульсов, счетчик 2 адреса вспомогательный счетчик 3, элемент 4 сравнения, выход которого является контрольным выходом 5 устройства формирователь 6 тестового сигнала, вы ход генератора 1 тактовых импульсов соединен с управляющим входом элемента 4 сравнения и со счетным входом счетчика 2 адреса, выход переноса которого соединен со счетным входом вспомогательного счетчика 3, выходы которого соединены с входами формирователя 6 тестового сигнала, выходы которого соединены с контактами 7 для подключения информационных входов контролируемого узла 8 памяти и с первой группой входов элемента 4 сравнения, вторая группа входов которого соединена с контактами 9 для подключения информационных выходов узла 8 памяти, вход 10 разрешения записи/считывания которого соединен с выходом генератора 1 тактовых импульсов, выход каждого К-го (где К 1,2,...М) разряда счетчика 2 адреса соединен с контактной площадкой для подключения (М-К+1)-го разряда контролируемого узла 8 памяти.

Устройство работает следующим образом.

К контактным площадкам подключают контролируемый узел памяти. Генератор тестовых импульсов обеспечивает формирование импульсной последовательности постоянной частоты. При единичном значении сигнала на выходе генератора 1 разрешается чтение информации из контролируемого узла 8 памяти а также работа элемента 4 сравнения. Если при этом на выходах контролируемого узла 8 памяти информация совпадает с информацией на его информационных входах, элемент 4 сравнения формирует сигнал отсутствия ошибки на выходе 5 устройства. Если информация не совпадает, то на

выходе формируется сигнал, свидетельствующий о наличии ошибки. По заднему фронту сигнала от генератора 1 тактовых импульсов происходит переключение счетчика 2 адреса. После этого состояние сигнала на выходе не изменяется до появления нового значения логической единицы на выходе генератора тактовых импульсов, поскольку работа элемента сравнения блокируется, а узел памяти находится в режиме записи. При этом реализация элемента сравнения может быть различной, например, он может быть реализован на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которых образуют первую и вторую группу входов элемента сравнения, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соедиQ нены с входами элемента ИЛИ, выход

которого соединен с первым входом элемента И-НЕ, второй вход которого является управляющим входом элемента сравнения, выход элемента И-НЕ явля5 ется контрольным выходом устройства.

Устройство ПРИ своей работе наиболее часто изменяет состояние старшего адресного разряда узла памяти, а частота изменений каждого предыдущего разряда будет в два раза меньше, чем данного. Благодаря этому обеспечивается быстрый перебор наиболее крупных частей узла памяти. Другими словами, на каждом такте контроля анализируется новое состояние дешифратора и банка памяти, если узел памяти имеет организацию в виде банков, либо обеспечивается контроль новой микросхемы, если узел памяти включает несколько микросхем, либо обеспечивается контроль ячейки памяти из новой группы ячеек памяти, если узел памяти представляет собой большую интегральную схему.

Таким образом, осуществляется быстрый просмотр последовательности элементов, образующих узел памяти, каждый из которых представляет собой совокупность расположенных наиболее близко в пространстве и электрически связанных электронных компонентов. Это обеспечивает большую достоверность контроля кратковременных отказов в работе узла памяти в условиях внешних воздействий, когда воздейст5 вие заряженной частицы приводит к

формированию пространственной области, в которой проявпяютгя сбои, размеры которой больше одного простейшего

0

5

0

5

0

элемента узла памяти, но меньше размеров таких Элементов, как, например, микросхема памяти.

Формула изобретения Устройство для контроля узлов памяти, содержащее генератор тактовых импульсов, счетчик адреса, вспомогательный счетчик, формирователь тестового сигнала и элемент сравнения, выход которого является контрольным выходом устройства, выход генератора тактовых импульсов соединен с управляющим входом элемент.а сравнения и со счетным входом счетчика адреса, выход переноса которого соединен со счетным входом вспомогательного счетчика, -выходы которого соединены с входами формирователя тестового сигнала, выходы которого соединены с первой группой входов элемента сравнения и является информационными выходами устройства для подключения информационных входов контролируемого узла памяти, входы второй группы элемента сравнения являются информационными входами устройства для подключения

информационных выходов контролируемого узла памяти, отличающееся тем, что, с целью повышения достоверности контроля в условиях внешних воздействий, выход каждого

К-го (где К 1.2...М) разряда счетчика адреса подключен к (М-К-И)-му разряду адреса контролируемого узла памяти (где М - число разрядов адресных входов контролируемого узла памяти)о