Блок формирования переносов параллельного сумматора Советский патент 1990 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть исполь- з овано в сумматорах цифровых вычислительных систем,с

Цель изобретения - повышение быстродействия блока.

На чертеже представлена схема бло- ija формирования переносов для группы из п разрядов при четном числе секций ю переноса.

Блок формирования переносов содерпрямые значения сигналов пеfS

жит п элементов НЕ 1 , п разрядных звеньев 2, состоящих из трех полевых транзисторов 3 - 5 и объединенных it m секций 6, элемент И 79 элемент И-ИЛИ-НЕ 8, цепь обходного переноса, состоящую из полевого транзистора 9 и элементов НЕ 10, имеет вход 11 начального - переноса, входы распрост- 20 ранения 12, генерации 13 и отсутст- ия 14 переносов, выходы 15,16 пере- $юса, и подключен к шине 17 питания in общей шине 18.

Блок работает следующим образом. 25 На вход 11 подается инверсное значение сигнала начального переноса С0s а входы 12 - 14 - соответственно сигналы распространения Н: XjQXj, Генерации Di XjY: и отсутствия ilR; XjY. переноса из отдельных разрядов сумматора (X: и Y; - двоичные разряды слагаемых, j 1,2,.,.

,1571576

ций 6 - реноса,

Сигнал переноса на выходе 16 блока формируется с помощью старшего разрядного звена и цепи обходного переноса, управляемых сигналами, формируемыми элементами 7 и 8. При Н , На , ,. Н п 1 на выходе элемента И 7 устанавливается значение логической единицы, а на выходе элемента И-ИЛИ-НЕ 8 - значение логического нуля, В этом случае транзистор 3 закрыт, транзисторы 4 и 5 также закрыты (так как при Hn I

30

В каждом звене 2 блока при

Hi

.п), 1

транзистор 3 открыт, и сигнал пере- «оса, поступающий на его исток,проходит на выход звена 2. При Н) О транзистор 3 закрыт9 и сигнал на выходе звена 2 определяется значениями входных сигналов Dj,Rj: если Di 1 (R 1 0), транзистор 4 открыт , и на выходе звена 2 нечетных секций 6 устанавливается значение логической единицы, а на выходе звена 2 четных секций 6 - логического нуля; если DJ О (Rj l), открыт транзистор 5, и на выходе звена 2 нечетных секций 6 устанавливается значение логического нуля, а на выходе звена 2 четных секций 6 - логической единицы, В результате на выходах 15 элементов НЕ 1, подключенных к выходам звеньев 2 нечетных секций 6, формируются инверсные значения сигналов переноса в соответствующие разряды сумматора, а на выходах 15 элементов НЕ 1, подключенных к выходам звеньев 2 четных сек35

40

45

50

55

0)5 а транзистор 9 открыт, и сигнал на выход 16 блока проходит только с входа 11 блока через элементы НЕ 10 и транзистор 9. При ..., в. в, Hh О на выходе элемента И 7 устанавливается значение логического нуля, транзистор 9 закрывается, и сигнал на выход 16 блока может поступить только по цепи последовательного переноса, образованной разрядными звеньями 2 о Если Hh О, то на выходе элемента И-ИЛИ-НЕ 8 устанавливается значение логического нуля, транзистор 3 закрывается, но открывается один из транзисторов 4 (Dn 1) или 5 (R „ 1). Если Н п , то транзисторы 4 и 5 закрыты (Dn Rrt 0), но на выходе элемента И-ИЛИ-НЕ 8 устанавливается значение логической единицы и открывается транзистор 3„ и на выход 16 блока проходит сигнал переноса,сформированный на выходе одного из внутренних звеньев 2 блока.

Формула изобретения

Блок формирования переносов параллельного сумматора, содержащий п элементов НЕ и п разрядных звеньев, объединенных в m секций, причем каждое звено блока состоит из трех полевых транзисторов, стоки которых объединены, затворы первых транзисторов (п-1) первых звеньев блока подключены к соответствующим входам распространения переноса блока, а затворы вторых и третьих транзисторов звеньев блока - к соответствующим входам генерации и отсутствия переноса блока, исток первого транзистора первого звена первой секции подключен через первый элемент НЕ к входу начального переноса блока,

прямые значения сигналов пеS

0

5

Сигнал переноса на выходе 16 блока формируется с помощью старшего разрядного звена и цепи обходного переноса, управляемых сигналами, формируемыми элементами 7 и 8. При Н , На , ,. Н п 1 на выходе элемента И 7 устанавливается значение логической единицы, а на выходе элемента И-ИЛИ-НЕ 8 - значение логического нуля, В этом случае транзистор 3 закрыт, транзисторы 4 и 5 также закрыты (так как при Hn I

0

5

0

5

0

5

0)5 а транзистор 9 открыт, и сигнал на выход 16 блока проходит только с входа 11 блока через элементы НЕ 10 и транзистор 9. При ..., в. в, Hh О на выходе элемента И 7 устанавливается значение логического нуля, транзистор 9 закрывается, и сигнал на выход 16 блока может поступить только по цепи последовательного переноса, образованной разрядными звеньями 2 о Если Hh О, то на выходе элемента И-ИЛИ-НЕ 8 устанавливается значение логического нуля, транзистор 3 закрывается, но открывается один из транзисторов 4 (Dn 1) или 5 (R „ 1). Если Н п , то транзисторы 4 и 5 закрыты (Dn Rrt 0), но на выходе элемента И-ИЛИ-НЕ 8 устанавливается значение логической единицы и открывается транзистор 3„ и на выход 16 блока проходит сигнал переноса,сформированный на выходе одного из внутренних звеньев 2 блока.

Формула изобретения

Блок формирования переносов параллельного сумматора, содержащий п элементов НЕ и п разрядных звеньев, объединенных в m секций, причем каждое звено блока состоит из трех полевых транзисторов, стоки которых объединены, затворы первых транзисторов (п-1) первых звеньев блока подключены к соответствующим входам распространения переноса блока, а затворы вторых и третьих транзисторов звеньев блока - к соответствующим входам генерации и отсутствия переноса блока, исток первого транзистора первого звена первой секции подключен через первый элемент НЕ к входу начального переноса блока,

51

а исток первого транзистора первого звена каждой последующей секции подключен через соответствующий элемент НЕ к стокам транзисторов последнего звена предыдущей секции, исток первого транзистора каждого последующего звена каждой секции соединен со стоками транзисторов предыдущего звена этой же секции и с входом соответствующего элемента НЕ, истоки вторых и третьих транзисторов звеньев нечетных секций подключены соответственно к шине питания и общей шине блока, а четных секций - соответственно к общей шине и шине питания блока, выходы элементов НЕ подключены к соответствующим выходам блока, стоки транзисторов n-го звена блока подключены к (п+1)-му выходу блока, отличающийся тем, что, с целью повышения быстродействия блока, в него введены элемент И, элемент И-ИЛИ-НЕ, имеющий группу из (n-l) прямых входов, объединенных по схеме И, и инверсный вход,объеди6

ненный с группой прямых входов по схеме ИЛИ, и цепь обходного переноса, состоящая из полевого транзистора и 1 элементов НЕ (1 I, при нечетных значениях, т, 1 2 при четных значениях т), причем входы распространения переноса блока подключены к соответствующим входам элемента И, выход которого соединен с затвором транзистора цепи обходного переноса, исток которого подключен через последовательно соединенные элементы НЕ данной цепи к входу начального переноса блока, (п+1)-й выход которого подключен к стоку транзистора цепи обходного переноса, (п-1) первых входов распространения переноса блока подключены к соответствующим прямым входам элемента И-ИЛИ-НЕ, инверсный вход которого подключен к п-му входу распространения переноса блока, а его выход - к затвору первого транзистора последнего разрядного звена блока.

Изобретение относится к вычислительной технике и может быть использовано в параллельных сумматорах цифровых вычислительных систем. Целью изобретения является повышение быстродействия. Блок формирования переносов параллельного сумматора содержит N элементов НЕ 1, N разрядных звеньев 2, состоящих из трех полевых транзисторов 3, 4, 5 и объединенных в M секций 6, элемент И 7, элемент И-ИЛИ-НЕ 8, цепь обходного переноса, состоящую из полевого транзистора 9 и элементов НЕ 10, имеет вход начального переноса 11, входы распространения 12, генерации 13 и отсутствия переносов 14, выходы переноса 15, 16 и подключен к шине питания 17 и общей шине 18. 1 ил.