Устройство для параллельного счета количества единиц в двоичном п-разрядном коде Советский патент 1992 года по МПК G06F11/00 H03M7/04 

Изобретение относится к вычислитель ной технике и может быть использовано в системах контроля цифровой информации.

Целью изобретения является повышение достоверности счета.I

На фиг.1 представлен структурная схема устройства для п 8; на фиг.2 - временные диаграммы сигналов; на фиг.З - пример выполнения блока сравнения.

Устройство содержит входной регистр 1, триггер 2. блок 3 суммирования, выходной регистр 4, сумматор 5, блок 6 сравнения, информационные 7 и тактовый 8 входы, вход 9 сброса, контрольный 10 и информационные 11 выходы. Блок 3 суммирования содержит сумматоры З.К, соединенные соответствующим образом.

Устройство работает следующим образом.

В начальный момент времени на вход 9 сброса устройства поступает импульс, сбрасывающий триггер 2 в нулевое состояние. На вход 8 устройства поступают синхроимпульсы СИ, тактирующие работу устройся ва. Под действием этих импульсов,

приходящих на счетный вход триггера Т-ти- па, на его инверсном выходе формируется сигнал L, показанный на фиг.2. На входы 7 устройства поступают разряды двоичного числа А. Это число ларзфазным кодом записывается во входной регистр 1 по заднему фронту синхросигналов СИ. При этом на вход режима входного регистра 1 подается с инверсного выхода триггера 2 единичный уровень сигнала L, разрешающий прием кода.

Входной регистр 1 имеет 2п разрядов для хранения парафазного кода л-разряд- ного числа, причем инверсный вход(2}-1)-го и прямой вход 2)-го разрядов этого регистра объединены между собой и являются j-м входом входного регистра 1., j-м выходом которого является выход 2j-ro разряда, ГгГ

В результате записи парафазного кода во входной регистр 1 на его выходах появляется прямой код двоичного числа А. Этот код поступает на входы А и В сумматоров 3.1-3.4 первой группы блока 3 суммирования. Сигнал суммы каждого предыдущего

О СП

сумматора З.К группы поступает для сложения на вход переноса Ро последующего сумматора З.К+1 группы. На входы переноса первых сумматоров каждой группы поступает нулевой уровень. Выходы переноса сумматоров З.К предыдущей группы поступают на входы А и В сумматоров З.К последующей группы, в которой также сигнал суммы каждого предыдущего сумматора З.К подеется на вход переноса последую- щего сумматора З.К+1. При этом с выходов суммы последних сумматоров З.К первой, второй и т.д. групп снимаются соответственно первый (младший), второй и т.д. (по количеству групп) разряды двоичного кода а количества единиц числа А. Старший разряд кода а снимается с выхода переноса сумматоров З.К последней группы.

Код а поступает на входы выходного регистра 4, в который записывается по еле- дующему заднему фронту синхроимпульсов СИ с разрешения сигнала, инверсного L, и поступает на выходы 11 устройства. Одновременно с этим по тому же фронту синхроимпульсов СИ происходит сдвиг на одну позицию парафазного кода во входном регистре 1. (Режим сдвига обеспечивается нулевым уровнем сигнала L на входе режима входного регистра 1). При этом с выходов входного регистра 1 снимается инверсный код числа А и пирамидальная схема на груп- пахсумматоров З.К подсчитывает (аналогично описанному выше) количество единиц а на инверсном коде.

Коды а и. а, равные соответственно ко- личеству единиц на прямом и инверсном кодах числа А. поступают с выходов и входов выходного регистра 4 на группы входов первого и второго слагаемых сумматора 5. Результат г сложения кодов а и а при пра-

вильной работе устройства должен равняться разрядности числа п. Поэтому результат поступает далее на входы блока 6 сравнения, который осуществляет сравнение результата с числом пив случае их несовпадения формирует на контрольном выходе 10 устройства сигнал ошибки (единичный уровень).

Формула изобретения Устройство для параллельного счета количества единиц в двоичном п-разрядном коде, содержащее входной регистр, выходы которого подключены к соответствующим входам блока суммирования, выходы которого соединены с входами выходного регистра, выходы которого являются выходами устройства, о тличающееся тем, что, с целью повышения достоверности счета, в него введены триггер, сумматор и блок сравнения, а входной регистр выполнен 2п-разрядным, при этом инверсные входы нечетных разрядов входного регистра объединены с прямыми входами следующих четных разрядов и являются информационными входами устройства, выходами входного регистра являются выходы четных разрядов, синхровходы входного и выходного регистров и триггера объединены и являются тактовым входом устройства, вход сброса триггера является входом сброса устройства, прямой и инверсный выходы триггера соединены соответственно с входом записи выходного регистра и входом режима входного регистра, первые и вторые входы сумматора подключены соответственно к выходам блока суммирования и выходного регистра, выходы сумматора соединены с входом блока сравнения, выход которого является контрольным выходом устройства.

вых. эй 1.

Изобретение откоситсй к вычислительной технике и может быть использовано в системах контроля цифровой информации. Целью изобретения является повышение достоверности счета. Устройство содержит входной регистр 1,. триггер 2, блок 3 Суммирования, выходной регистр 4. сумматор 5, блок 6 сравнения, информационные 7 и так: товый 8 входы, вход 9 сброса, контрольный 10 м информационные 11 выходы устройства. Блок 3 суммирования содержит сумматоры З.К. 3 йя.

быхм.2

-i

Фиг. 2

Фиг 3