Коммутатор Советский патент 1992 года по МПК H04Q11/06 

Изобретение относится к автоматиче-: ской коммутации и может быть использовано в цифровых АТС для построения цифрового коммутационного поля, а также в сетях передачи данных.

Цель изобретения - повышение; быстродействия и надежности путем анали- за состоя$ ия входных и выходных каналов. .;

ТИГфиг. 1 изображена блок-схема коммутатора; на фиг. 2 - блок-схема блока приема команд; на фиг. 3 - блок-схема блока передачи команд; на фиг. 4 - структура цикла функционирования; на фиг, 5 - пример реализации блока сопряжения; на фиг. 6 - временная диаграмма работы блока сопряжения.

На чертежах введены обозначения: инЈ формационные входы 1 коммутатора, выходы 2 коммутатора, шина 3 обмена с ЭВМ, входы 4 синхронизации коммутатора, последовательно-параллельные преобразователи 5, параллельно-последовательные преобразователи 6, речевая память 7, память 8 соединений, первый мультиплексор 9, блок 10 сопряжения, блок 11 синхронизации, первый и второй дешифраторы 12 и 13, буфер 14, регистры 15 и 16, мультиплексор 17, элемент И 18, блок 19 приема команд, блок 20 приема команд, мультиплексированная шина 21 данных (информационный выход блока 20), информационный вход 22 блока 19, синхровход 23 блока 19, первый и

О

о чэ

о

со

второй тактовые входы 24 и 25 блоков 19 и 20, третий выход 26 блока 20, второй выход 27 блока 20, второй адресный вход 28 блоков 19 и 20, информационный вход 29 блока 20 и информационный выход блока 19, первый и второй управляющие входы 30, 31 блока 19, управляющий вход 32 блока 20, выход 33 записи блока 13, выход 34 номера канала блока 11, (первый адресный вход блоков 19 и 20), выход 35 загрузки блока 11, выход 36 записи и выход 37 чтения блока 10. Блок 19 приема команд содержит первый и второй мультиплексоры 38 и 39, память 40 входных команд, память-указатель 41 входных команд, память 42 активности входных каналов, второй и третий регистры 43 и 44, первый дешифратор 45, первый элемент ИЛИ 46, третий, первый, второй и четвертый элементы И 47-50, первый и четвертый регистры 51 и 52, первый преобразователь 53 кодов.

Блок 20 передачи команд содержит третий мультиплексор 54, память 55 выходных команд, пятый регистр 56, второй элемент ИЛИ 57, пятый и шестой элементы И 58, 59, девятый, восьмой, седьмой и шестой элементы И 60-63, второй и первый элементы НЕ 64,65, шестой регистр 66, второй преобразователь 67 кодов и четвертый мультиплексор 68.

Блок 10 сопряжения содержит буферы 69, 70, 71, дешифратор 72, элемент ИЛИ 73 и К-триггеры 74, 75,

Коммутатор работает следующим образом.

На входы 1 коммутатора 0ЛШ-тракты, в дальнейшем - порты) поступает входная информация по, например, 32-канальным интервалам в каждом ИКМ-тракте, Каждый канал (пространственно-временное расположение информации) может находиться в одном из множества допустимых состояний (таблица). Информация с входных каналов поступает либо в память 40 входных команд либо в речевую память 7. Четыре старших разряда информации определяют состояние канала, а остальные разряды могут содержать дополнительную информацию для уточнения типа команды управления, а также речевую информацию и сообщения. Коммутатор реагирует на поступающую информацию установлением соединения, разъединением, а также установлением на выходных каналах (на выходах 2) соответствующих состояний, как реакции на входные состояния, Информация на выходы 2 коммутатора поступает либо из речевой памяти (при установленного соединении), либо из памяти 55 выходных команд.

Функционирование коммутатора происходит синхронно в соответствии со структурой цикла по фиг. 4.

Цикл состоит из 32 временных интервалов. Каждый временной интервал разбит на 16 равных подциклов функционирования, в каждом из которых производится обслуживание соответствующего порта. Каждый подцикл разбит на 4 такта ТО, Т1, Т2, ТЗ, в

которых выполняются определенные операции с блоками коммутатора.

На фиг.4 С01 С - 2, если Р 0, G -1, если РЈ0. С-1.С + 1.Р, Р-1 определяют

номера канала со смещением для компенсации задержек в блоках 5, 6 и 15.

Преобразователи 5 и 6 с двойной буфе- ризацией обеспечивают последовательно-параллельное и параллельно-последовательное преобразование информации. Дешифратор 12 распределяет импульсы загрузки в преобразователи 6 и импульсы разрешения выхода преобразователей 5.

По импульсам загрузки последовательно для всех преобразователей 6 осуществляется загрузка информации с шины 21-, которая поступает из памяти выходных команд или из речевой памяти. После загрузки всех преобразователей 6 сигналом загрузки

с выхода загрузки блока 11 информация перегружается в выходные регистры сдвига преобразователей 6, из которых она сигналом с синхровыхода блока 11 сдвигается на выходы 2 коммутатора.

С входов 1 информация последовательно сигналом 23 вводится во входные регист- ры сдвига преобразователей 5. После ввода 16 бит происходит загрузка в буферные регистры преобразователей 5, выходы которых

открываются сигналами с дешифратора 12.

Блок 11 обеспечивает синхронизацию работы коммутатора и смещение номеров каналов в соответствии с фиг. 4.

Блок 19 приема команд обеспечивает

прием команд и состояний с входных каналов коммутатора. Блок коммутации, реализованный по стандартной схеме пространственно-временного коммутатора и включающий речевую память 7 и память 8

соединений, обеспечивает коммутацию любого входного канала на любой выходной канал. Блок 20 передачи команд обеспечивает передачу на выходы 2 коммутатора соответствующей информации (команды,

состояния). Блок 10 сопряжения обеспечивает сопряжение с шиной 3.

Блок 19 приема команд включает преобразователь 53 кодов, задающий режим работы блока приема команд, память 42

активности входных каналов, память-указатель 41 входных команд, память 40 входных команд, Преобразователь 53 определяет режим работы блока 19 в зависимости от состояния входного канала (выходы регистра 51) - четыре старших разряда информации с шины 21. Мультиплексоры 38, 39 обеспечивают подачу на соответствующие памяти адреса в соответствии со структурой цикла.

Память 42 и регистр 52 представляют собой многоканальный двухразрядный регистр сдвига. Он обеспечивает фиксацию состояния активности для всех входных каналов. Активность устанавливается при поступлении команды управления, т.е. состояний Нет связи и Неисправность, а снимается по состоянию Свободно (второе поступление состояния Свободно): Запись в память 42 разрешается через элемент И 48 сигналом с выхода преобразователя 53. Преобразователь 53 и память 42 выполняют функцию фильтра для памяти входных команд. Запись в память 42 происходит в такте И, а чтение - в такте ТЗ: активность включается по факту появления состояний Неисправность, Нет связи, Команда, Начало ; активность снимается по факту появления второго состояния Свободно.

Два разряда памяти 42 позволяют запоминать предыдущее состояние активности для каждого канала. Например, при появлении состояния Команда в регистре 51 разрешается запись 1 в память 42 (в памяти 42 - 01). Информация на запись поступает от блока 53. Появление в регистре 51 состояния Свободно приводит к записи О в. память 42 (в памяти 42 - 10), т.е. происходит сдвиг информации активности. Следующее состояние Свободно приведет к записи 1 в память 42 (в памяти 42 - 00).

Память-указатель 41 входных команд состоит из нескольких одноразрядных ОЗУ и содержит информацию о поступлении в память 40 команды управления или разъ-. единения, а также состояний Нет.связи и Неисправность. Запись в память-указатель 41 (запись указателя - 1) осуществляется по разрядам, а чтение - одновременно для всех разрядов. Импульсы записи формируются на выходах дешифратора 45. 1 записывается при установке указателя (импульс на выходе элемента 48), О - при чтении из памяти 40 (импульс записи на выходе элемента 47).

Сигнал разрешения записи в память 42 и память 41, сигнал разрешения записи в память 40, входная информация на запись в память 42, входная информация на запись в память 41 поступают с выходов блока 53.

Запись 1 в память 41 происходит в такте Ti (рход 24 блока 19), запись О и чтение - в такте ТЗ (вход 25 блока 19).

Указатель входных команд устанавли- 5 вается по факту появления состояний: Команда, если входной канал не был активирован; Неисправность ; Нет связи ; Свободно, если входной канал был активирован.

0 Указатель сбрасывается при чтении из соответствующей ячейки памяти входных команд.

Память 40 входных команд обеспечивает прием команд и состояний входных кана5 лов. Разрешение записи в память 40 формируется на выходе блока 53. Состояние памятей 40 и 41 может быть прочитано процессором через шину 3. Запись в память 40 происходит в такте Т1 (выход эле-мента 49),

0 а чтение - в такте ТЗ (вход 25 блока 19).

Запись в память 40 разрешается при появлении на входных каналах состояний: Свободно ; Неисправность (в неактивном состоянии канала); Нет связи (в неак5 тивном состоянии канала); Команда (в неактивном состоянии канала).

Речевая память 7 обеспечивает хранение речевой информации и данных на время коммутации информации. Запись в память

0 7 производится постоянно для всех входных каналов в такте Т1, чтение - в такте ТЗ. Адрес для чтения запоминается в регистре 16, в который считывается информация из памяти соединений. В памяти 8 соединений

5 хранится информация о соединениях.

В циклах записи по последовательным адресам информация с шины 21 записывается в соответствующие ячейки речевой памяти 7 в следующей последовательности:

0 для 0-го канального интервала всех 16-ти портов, для 1-го канального интервала всех 16-ти портов,..., для 31-го канального интервала всех 16-ти портов, т.е. для всех 512 каналов. В этих циклах информация из па5 мяти соединений считывается в регистр 16. Адрес памяти 8 соединений в режиме чтения - номер выходного канала, данные - йомер входного канала. - В циклах чтения из памяти 7 адрес для

0 чтения поступает из регистра 16 через мультиплексор 9. Данные, считываемые из памяти 7, поступают на шину 21 только при проключенном пути. Проключение пути осуществляется в памяти 55 выходных команд

5 путем записи по соответствующему адресу (выходной канал)состояний: Речь/данные -для проключения прямого пути: Подтверждение - для проключения обратного пути (проключение произойдет после вывода в

выходной канал состояния Подтверждение).

Старший разряд, определяющий состояние Речь/данные, коммутирует на шину 21 один из двух источников информации: речевая память 7 или память 55 выходных команд.

Блок 20 передачи команд обеспечивает запоминание и передачу на шину 21 состояния выходного канала, Преобразователь 67 обеспечивает задание режима перезаписи информации в памяти 55. Регистр 68 запоминает состояние старших разрядов считываемой из памяти 55 информации. Мультиплексор 68 передает на выход информацию для перезаписи,которая состоит из номера канала (вход 34 блока 20) и состояния выходов блока 67, формирующую состояние для перезаписи, или информацию с входов 29 для записи с шины 3. Перезапись осуществляется при чтении из памяти 55 состояния Подтверждение, которое заменяется нз состояние Речь/данные, обеспечивающее, проключение пути путем запрета регистра 56 и разрешения буфера 14 сигналом 26 с выхода элемента 58, причем разрешение - при 1 в старшем разряде регистра 68. При чтении из памяти 55 кода Подтверждение в старшем разряде регистра 65 - О и сигнал разрешения появляется на выходе элемента 59 (разрешение регистра 56). В этом случае буфер 14 запрещен.

Аналогично состояние Команда может изменяться на состояние, на которое коммутатор не реагирует, т.е. состояние, которое является фоном, на котором передаются команды. Например, это может быть состояние Занято.

Процесс перезаписи происходит после того, как информация из памяти 55 перепишется в регистр 56, запись в который происходит в такте Т1 (вход 24 блока 20). В такте ТЗ происходит перезапись, причем она зависит от состояния четырех старших разрядов считываемой информации, которые записываются в регистр 66. Один выход блока 67 определяет, необходимо ли осуществ- лять перезапись, остальные разряды определяют код состояния для перезаписи.

Состояние старшего разряда регистра 66 определяет проключение пути, при котором импульс разрешения выхода появляется не на выходе элемента 57, а на выходе элемента 58, который открывает выходы буфера 14.

Во время перезаписи в такте ТЗ на выходе элемента 62 формируется сигнал, который управляет мультиплексором 68. В остальных случаях в такте ТЗ на выходе элемента 63 появляется сигнал готовности, который во время перезаписи запрещен, так как цикл процессора с шины 3 не может совпадать с циклом перезаписи, Сигнал управления мультиплексором формируется на выходе элемента 61, сигнал разрешения записи - на выходе элемента 60.

Блок 10 сопряжения обеспечивает возможность работы с микроЭВМ и синхрони0 зацию с коммутатором, Буферы 69, 70, 71 обеспечивают развязку коммутатора от шины 3 (от управляющего процессора), дешифратор 72 вырабатывает сигнал выбора, который позволяет передавать данные че5 рез буфер 69 и сигнал готовности через буфер 71. Триггер 74 включается по фронту сигнала 23 при наличии сигнала выбора на выходе дешифратора 72, а выключается при включении триггера 75, который включается

0 по фронту .сигнала 27, а выключается при окончании сигнала выбора, т.е. триггер 75 формирует сигнал готовности на шину 3,

Коммутатор в режиме приема и передачи информации работает следующим обра5 зом.

Данные поступают последовательно на вход блоков 5 с входов 1 коммутатора. Они вводятся во входные регистры сдвига блоков 5, из которых сигналом 35 записываются

0 в выходные буферные регистры блока 5. Такая процедура происходит синхронно и одновременно для всех входных портов.

Записанная в блоки 5 информация последовательно в тактах ТО, Т1 передается

5 на мультиплексированную шину 21 и в конце такта Т1 записывается в регистр 15. Даль- нейшая обработка поступившей информации осуществляется в следующем подцикле, в котором она загружается либо

0 в память 40, либо в память 7.

При передаче данных они считываются или из памяти 55, или из речевой памяти 7, а-в такте ТЗ поступают на шину 21 либо через регистр 56, либо через буфер 14 в

5 зависимости от состояния старшего разряда регистра 66. Далее данные с шины 21 записываются во входной регистр блока 6 обслуживаемого в данный момент порта. После загрузка всех блоков 6 осуществляет0 ся сигналом 35 перезагрузка в выходные регистры сдвига блоков 6, из которых информация в последовательном виде передается на выходы 2 коммутатора.

Установление соединения в коммутато5 ре обеспечивается командой управления. После поступления команды канал переводится в состояние Речь/данные, на которое коммутатор не реагирует. Посылка следующей команды для следующего ком- мутзтора возможна только после получения

подтверждения. При невозможности установления соединения обратный канал (номер обратного канала 32 - номер прямого канала) устанавливается в состояние Занято. Коммутатор выполняет команду, если есть свободный путь; выбирает исходящее направление в соответствии с поступившей командой, причем выбор канала (если он не был указан в команде) осуществляется исходя из наименьшей задержки прохождения данных через коммутатор. Одновременно устанавливается обратный путь.

После установления прямого и обратного пути в памяти соединений проключается прямой путь и посылается Подтверждение, после вывода которого в выходной ка- нал автоматически осуществляется проключение обратного пути записью в па- мять выходных команд состояния Речь/данные.

Следующая команда управления проходит на следующий коммутатор через установленный путь. .

При приеме команды активируется входной канал путем записи 1 в память 42. Все последующие команды, поступившие по активированному каналу, не записываются в память 40. Снятие активности входного канала осуществляется с переходом входного канала в состояние Свободно.

Разъединение пути или замена состояния Занято на состояние Свободно осуществляется по получении состояния Свободно на входном канале.

Коммутатор обеспечивает повышение надежности (отказоустойчивости), адаптивности и быстродействия коммутационного поля, обеспечивает построение систем коммутации с распределенным управлением.

Формула изобретения.

Коммутатор по авт.св. № 1389011, отличающийся тем, что, с целью повышения быстродействия и надежности путем анализа состояния входных и выходных каналов, блок приема команд выполнен в виде последовательно соединенных первого регистра и первого преобразователя кодов, первый и второй выходы которого соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых объединены и являются первым тактовым входом блока приема команд, вторым тактовым входом которого являются объединенные первые входы третьего элемента И, второго и третьего регистра, рые входы третьего элемента И и второго регистра объединены и являются первым управляющим входом блока приема команд, вторым управляющим входом которого является второй вход третьего регистра, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, второй 5 вход которого соединен с выходом первого элемента И и входом записи памяти активности входных каналов, выход первого элемента ИЛИ соединен с входом разрешения первого дешифратора, выходы которого

0 подключены к входам записи памяти-указателя входных команд, выходы которого под- ключены к информационным входам третьего регистра, первый адресный вход блока приема команд подключен к первому

5 и второму информационным входам первого мультиплексора и первому информационному входу второго мультиплексора, второй информационный вход которого .подключен к второму адресному входу блока приема

0 команд, синхровход которого подключен к управляющим входам первого и второго мультиплексоров, первому входу четвертого элемента И и входам загрузки первого и четвертого регистров, выходы первого муль5 типлексора подключены к адресным входам памяти активности входных каналов, первый информационный вход которого соединен с третьим выходом первого преобразователя кодов, четвертый выход

0 которого соединен с вторым входом четвертого элемента И, выход которого соединен с информационным входом памяти-указателя входных команд, адресные входы которого, адресные входы памяти входных команд и

5 информационные входы первого дешифратора объединены и соединены с выходом второго мультиплексора, выходы памяти активности входных каналов соединены с входами четвертого регистра, первый выход

0 которого соединен с вторым информационным входом памяти активности входных каналов и первым входом первого преобразователя кодов, второй вход которого соединен с вторым выходом четвертого

5 регистра, информационный вход блока приема команд соединен с одноименными входами первого регистра и памяти входных .команд, выход которой соединен с информационным входом второго регистра, выхо0 ды которого объединены с выходами третьего регистра и являются выходом блока приема команд, выход второго элемента И соединен с входом записи памяти входных команд, а блок передачи команд содер5 жит последовательно соединенные третий мультиплексор, память выходных команд и пятый регистр, выход которого является информационным выходом блока передачи команд, первые информационные входы третьего и четвертого мультиплексоров объединены и являются первым адресным входом блока передачи команд, вторым адресным входом которого является второй информационный вход третьего мультиплексора, первый тактовый вход блока передачи команд соединен с входами загрузки пятого и шестого регистров, первые выходы которого соединены с первыми входами второго преобразователя кодов, второй вход которого соединен с вторым выходом шестого регистра, входом первого элемента НЕ и первым входом пятого элемента И, второй вход которого соединен с первыми входами шестого, седьмого, восьмого, девятого и десятого элементов И и вторым тактовым входом блока передачи команд, первые выходы второго преобразователя кодов соединены с вторыми информационными входами четвертого мультиплексора, выходы которого подключены к информационным входам памяти выходных команд, второй выход второго преобразователя кодов соединен с вторым входом седьмого

элемента И и входами вторых элементов НЕ и ИЛИ, выход которого соединен с вторым входом девятого элемента И, выход которого соединен с входом записи памяти выходных команд, второй вход второго элемента ИЛИ подключен к управляющему входу блока передачи команд, информационные входы которого подключены к третьим информационным входам четвертого мультиплексора, управляющий вход которого соединен с выходом седьмого элемента И, управляющий вход третьего мультиплексора соединён с выходом восьмого элемента И, второй вход которого соединен с выходом второго элемента НЕ и вторым входом десятого элемента И, выход которого является вторым выходом блока передачи команд, третьим выходом которого является выход пятого элемента И, выход шестого

элемента И подключен к управляющему входу пятого регистра, информационный вход которого соединен также с информационным входом шестого регистра.

Изобретение относится к автоматической коммутации и может быть использовано в цифровых электронных автоматических телефонных станциях для построения цифрового коммутационного поля, а также в сетях передачи данных. Цель изобретения повышение быстродействия и надежности путем анализа состояний входных и выходных каналов. Устройство характеризуется новым выполнением блока приема команд и блока передачи команд. Блок приема команд содержит мультиплексоры, память входных команд, память-указатель входных команд, память активности входных каналов, регистры. Блок передачи команд содержит мультиплексоры, память выходных команд, регистры, преобразователь кодов. Цель достигается путем выбора только исправных и подключенных портов, при этом в устройстве обеспечивается возможность реагировать на изменения состояний входных и выходных каналов в зависимости от внутреннего состояния коммутатора. 6 ил., 1 табл. Ё

Разряды данных FEDS

0000 0001 0010

0011 0101 01110001001

1010 1011 110- 1110

1111

Состояние

Нет связи

Неисправность

Свободно(разъединение)

Занято

Подтверждение

Команды управления (команды становления соединения, команды технического обслуживания )

Сообщение

Квитанция сообщения

Начало

Конец

Речь (данные)

Сбой синхронизации

Нет связи

Фиг.1Т Т

V

()

4h

С .31 .0 . 11

75 14 13 П

23 J 4(8792 Гц)г

чтение Р.С+1

Адр.2

1 Запись ГР i.28 ЛЗ

Т одцсь. I чтение ..Р-У.С07 . Регистр 5

i Qnuffr 1 Чтение . Р-7.С07. Р.Г-7

1 Запись, у Чтение

.. со;..-. дс-г

П Запись Чтение Запись Г .Р-7.Щ. Щ2б

чтение .-

. Р.

Запись

Г

7UM

ДР28

Фиг

1

Hh

30 3 О

г 7 о

Г

Г

Адр.2

1 Запись ГРпеооиия i.28 ЛЗрес

. Р.

Запись

Г

Фиг.5