Устройство для контроля блоков оперативной памяти Советский патент 1992 года по МПК G11C29/00 

.Изобретение относится к вычислительной технике и, в частности, предназначено для контроля полупроводниковых оперативных запоминающих устройств (ОЗУ).

Известно устройство для контроля оперативных запоминающих устройств, содержащее счетчик адреса, счетчик подциклов, счетчик циклов, блоков сравнения и формирователи управляющих сигналов.

Недостаток устройства - невысокая достоверность контроля из-за возможности реализовать только один тест, который выявляет отказы в дешифраторе адреса с невысокой точностью.

Наиболее близким к изобретению по технической сущности является устройство для контроля блоков оперативной памяти, которое позволяет реализовать один детерминированный алгоритмический тест. Этот тест обеспечивает контроль блока памяти в режимах Чтение единиц (Запись нулей и Чтение нулей) и Запись единиц в прямом направлении перебора адресов.

Данный тест позволяет выявлять только константные неисправности в матрице запоминающих элементов нё учитывая последовательность обращения к запоминающим элементам. Кроме того, тест обладает малой достоверностью при выявлении таких отказов в дешифраторе адреса ОЗУ, как отсутствие выборки и неоднозначность выборки, характерных для современных ОЗУ. Невысокая достоверность контроля объясняется использованием в качестве анализатора кодов сигнатурного анализатора, который производит свертку контролируемых сигналов. Это не позволяет проверить состояние контролируемого сигнала в каждом такте. Кроме того, одной сигнатуре может соответствовать несколько последовательностей, что может привести к пропуску неисправностей.

Использование сигнатурного анализатора снижает производительность контроля, так как вывод о годности ОЗУ производится только по окончании теста, а неисправность может проявиться в самом начале теста.

fe

VJ

сл

00

ю

Цель изобретения - повышение достоверности контроля за счет возможности вы- являть неисправности взаимовлияния запоминающих элементов с различными адресами, а также неисправности, связанные с отказами в дешифраторе адреса, и повы- шЈнйе производительности контроля за счет побитного сравнения, считываемой информации из ОЗУ с ожидаемой.

Поставленная цель достигается тем, что в устройство для контроля блоков оперативной памяти, содержащее генератор, счетчик, дешифратор, мультиплексор, элемент задержки, триггер, первый и второй элементы И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и анализатор кодов, причем выход генератора соединен с первым счетным входом счетчика, первые два разряда которого соединены с входами дешифратора, первый выход которого является входом линии задержки и первым входом первого элемента И, выход которого является первым управляющим выходом устройства, а второй выход дешифратора является вторым управляющим выходом устройства и соединен с вторым входом первого элемента И, третий разряд счетчика является выходом задания режимов устройства, первая и вторая группа выходов счетчика является соответственно первой и второй группой входов мультиплексора, управляющий вход которого соединен с выходом триггера, третья группа выходов счетчика соединена с входами первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых являются информационными выходами устройства, а информационные входы устройства соединены с первой группой информационных входов анализатора, дополнительно введены второй и третий мультиплексоры, счетчик циклов, дешифратор циклов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй триггер, причем третий и четвертый разряды счетчика соединены с первым и вторым входом второго мультиплексора, выход которого соединен с вторым счетным входом счетчика, а управляющий вход второго мультиплексора соединен со старшим разрядом счетчика, с первым входом второго элемента И и управляющим входом третьего мультиплексора, первый и второй вход которого соединен соответственно с последним и предпоследним разрядами второй группы выходов счетчика, а выход третьего мультиплексора соединен со счетным входом счетчика циклов, выход переполнения которого является третьим счетным входом счетчика, а выходы счетчика циклов являются входами дешифратора циклов, первый выход которого соединен с первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с четвертым разрядом счетчика, а выход элемента

5 ИСКЛЮЧАЮЩЕЕ ИЛИ является управляющим входом второй группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй и третий выход дешифратора циклов соединены соответственно с первым управляющим входом первой

0 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, инверсные выходы которых соединены с второй группой информационных входов анализатора кодов, второй управляющий вход анализатора кодов соединен с третьим выхо5 дом счетчика, вторая группа выходов которого является соответственно второй группой входов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первая группа входов которой является выходами первого.мультиплексора, а выходы

0 второй группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются адресными выходами устройства, вход начальной установки устройства соединен с входом сброса счетчика и с входом сброса счетчика циклов, вход разре5 шения счета счетчика соединен с выходом второго триггера, счетный вход которого соединен со старшим выходом счетчика, а вход сброса второго триггера является выходом анализатора кодов, причем вход уста0 новки второго триггера является входом запуска устройства, а информационный вход соединен с входом логического нуля устройства. Третий выход дешифратора соединен с входом сброса первого триггера,

5 счетный вход которого соединен с инверсным выходом элемента задержки, а информационный вход первого триггера является входом задания режима устройства.

Описанные дополнительно введенные в

0 прототип блоки и связи позволяют увеличить достоверность и производительность контроля. Устройство позволяет выявлять константные неисправности как и в прототипе, кроме того, позволяет выявлять неисправ5 ности взаимовлияния запоминающих элементов с различными адресами и неисправности из-за отказов в дешифраторе адреса. Это достигается сочетанием различного порядка обращения к запоминающим эле0 ментам и изменением состояния в запоминающих элементах с различными адресами.

Изменение п.орядка обращения к запоминающим ячейкам позволяет выявить не- исправности, связанные с влиянием

5 обращения к запоминающим элементам и изменением состояния в запоминающих элементах с различными адресами. Изменение порядка обращения к запоминающим ячейкам позволяет выявлять неислравно- сти, связанные с влиянием обращения к запоминающим элементам со старшими адресами на состояние запоминающих элементах с младшими адресами. Влияние невыбранных запоминающих элементов на считываемую информацию обнаруживается путем изменения фоновой информации в контролируемой ОЗУ.

Обращение по прямому, а затем по дополнительному адресу и изменение порядка обращения к запоминающему элементу позволяет обнаружить неисправности, связанные с выборкой нескольких запоминающих элементов по одному адресу (неоднозначность выборки) и отсутствие выборки по неисправному адресу.

Использование анализатора кодов, позволяющего сравнивать информацию, поступающую с контролируемого ОЗУ в каждом такте, увеличивает достоверность контроля и производительность контроля за счет возможности обнаруживать ошибку в любом месте теста и прекращать дальнейшую проверку ОЗУ.

На фиг.1 представлена структурная схема предлагаемого устройства; на фиг.2 - временная диаграмма работы устройства.

Устройство содержит генератор 1, счетчик 2, дешифратор 3, элемент 4 задержки, первый 5 и второй 6 триггеры, первый 7 и второй 8 элементы И, первый мультиплексор 9, анализатор 10 кодов, первую 11 и вторую 12 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй 13 и третий 14 мультиплексоры, счетчик 15 циклов, дешифратор 16 циклов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 17,переключатель 18, причем первый 19 и второй 20 разряды счетчика 2 соединены с входами дешифратора 3, третий 21 разряд счетчика 2 является выходом задания режима устройства и соединен с входом мультиплексора 13 и вторым управляющим входом анализатора 10 кодов, четвертый 22 разряд счетчика 2 соединен с вторым входом мультиплексора 13 и с первым входом второго элемента И 8, первый 23 выход дешифратора 3 соединен с входом линии 4 задержки и первым входом второго элемента И 7, второй выход 24 дешифратора 3 соединен с вторым входом первого элемента И 7 и является вторым управляющим выходом устройства, а первым управляющим выходом устройства является выход первого элемента И 7, третий выход 25 дешифратора 3 является входом сброса первого триггера 5, счетный вход которого соединен с инверсным выходом линии 4 задержки. Информационный вход первого триггера 5 соединен с выходом переключателя 18, входы которого соединены соответственно с входами логической единицы и логического нуля

устройства, а выход триггера 5 является ун равляющим входом первого мультиплексора 9, первый синхровход 26 счетчика 2 является выходом генератора 1, а второй 27 5 и третий 28 синхровходы счетчика 2 соответственно соединены выходом второго мультиплексора 13 и выходом переполнения счетчика 15 циклов, счетный вход которого соединен с выходом третьего мультиплексо10 ра 14, а вход сбора счетчика 15 циклов соединен с входом сброса счетчика2 и является входом начальной установки устройства, выходы счетчика 15 циклов являются входами дешифратора 16 циклов, первая 29 и

15 вторая 30 группы выходов счетчика 2 являются входами первого мультиплексора 9, кроме того, группа выходов 30 является второй группой входов второй группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, первая

0 группа входов которого соединена с выходами первого мультиплексора 9, а выходы второй группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 являются адресными выходами устройства, третья группа выходов 31 счетчика

5 2 является входами первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12, выходы которых являются информационными выходами устройства, а инверсные выходы первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

0 12 являются входами анализатора 10 кодов, вторая группа входов анализатора 10 кодов является информационными входами устройства, выход анализатора 10 кодов соединен с входом сброса второго триггера 6,

5 вход установки которого является входом запуска устройства, а информационный вход соединен с входом логического нуля устройства, причем выход второго триггера 6 является входом разрешения счета счетчи0 ка 2, последний 32 и предпоследний 33 разряды второй группы выходов 30 счетчика 2 являются входами третьего мультиплексора 14, первый 34 выход дешифратора 16 циклов соединен с первым входом элемента

5 ИСКЛЮЧАЮЩЕЕ ИЛИ 17, второй вход которого соединен с выходом второго элемента И 8, второй 35 и третий 36 выходы дешифратора 16 циклов соединены соответственно с первым управляющим входом

0 анализатора 10 кодов и управляющим входом первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12, выход 37 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17 является управляющим входом второй группы элементов

5 ИСКЛЮЧАЮЩЕЕ ИЛИ 11, старший разряд 38 счетчика 2 соединен с вторым входом второго элемента И 8, со счетным входом второго триггера бис управляющими входами второго 13 и третьего 14 мультиплексоров.

Устройство работает следующим образом,

Перед началом работы импульс с входа начальной установки устройства обнуляет счетчик 2 и счетчик 15 циклов.

Вход запуска устройства поступает на вход установки триггера 6 и устанавливает его выход в единичное состояние. Выход триггера б разрешает работу счетчика 2 в счетном режиме. Синхроимпульсы, сформи- рованные на выходе генератора 1, поступают на счетный вход 26 счетчика 2. Разряды 19 и 20 счетчика 2 с помощью дешифратора 3 и элемента И 7 формируют первый и второй управляющие выходы устройства. Пере- ключатель 18 позволяет выбирать тип контролируемой памяти (ОЗУ динамического и статического типа). Если переключатель 18 находится в верхнем положении, то выход 23 дешифратора 3, проходя через эле- мент 4 задержки, устанавливает триггер 5 в единичное состояние. Выход триггера 5 управляет мультиплексором 9, пропуская на входы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 группу выходов 30 счетчика 2. Вы- ход 25 сбрасывает триггер 5, тем самым разрешая прохождение через мультиплексор 9 группу выходов 29 счетчика 2. Это обеспечивает мультиплексирование адресов для динамической памяти.

При контроле динамической памяти rpynria выходов 30, непосредственно поступающая на входы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, не используется. Если переключатель 18 установлен в ниж- нее положение, то переключение триггера 5 и соответственно мультиплексора 9 не происходит. В этом случае выходы 29 и 30 счетчика 2 одновременно поступают на контролируемую память, что позволяет кон- тролйровать статическую ОЗУ.

Каждый из двух тестов можно разбить на пять циклов: запись фона во все ячейки от AI до АП2 информации D; считывание D и запись Г5 по адресам от Ai до АП2 ; считывание D и запись D по адресам от At до АП2 ; считывание D и запись D по адресам от А П2 до А ; считывание D и запись D по адресам от АП2 до AL

Переключение тестов осуществляется автоматически старшим разрядом 38 счет- чика 2. Во время первого теста на старшем разряде 38 счетчика 2 находится логический нуль. Этот выход управляет работой мультиплексоров 13 и 14, Через мультиплексор 13 на вход 27 счетчика 2 поступает выход 21, Этот выход является выходом режима устройства (фиг.2а). Таким образом, изменение адресных выходов 29 и 30 происходит по окончании двух тактов (такт чтения и такт записи). Счетчик 15 циклов и дешифратор 16

циклов позволяют изменять направление счета адреса и инвертировать данные, поступающие на контролируемое ОЗУ.

Состояние выходов 34, 35 и 36 дешифратора 16 циклов в каждом цикле теста описаны в таблице.

В первом цикле происходит запись фона, а сравнение считываемой информации в такте чтения запрещается состоянием нуля на выходе 35. Во время остальных циклов происходит контроль ранее записанной информации (фиг.2б).

В течение третьего и пятого циклов информация, записываемая в ОЗУ и считываемая из ОЗУ, инвертируется. Это достигается появлением логической единицы на выходе 36 (фиг.2,г) дешифратора 16 циклов, которая поступает на управляющий вход группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Затем обеспечивается инвертирование выходов 31 счетчика 2. Состояние старшего выхода 38 счетчика 2 остается неизменным во время первого теста. Этот выход запрещает прохождение частоты с выхода 22 через элемент И 8 на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17. Поэтому состояние выхода 37 совпадает с выходом 34 (фиг.2,д) дешифратора 16 циклов. Выход 37, поступая на управляющий вход группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, изменяет направление перебора адресов контролируемого ОЗУ (фиг.2,ж). Изменение состояния счетчика 15 циклов происходит по переключении выхода 32, проходящего через мультиплексор 14,

По окончании пяти циклов первого теста выход 28 переполнения счетчика 15 циклов увеличивает на единицу состояния выход 31 данных счетчика 2. В анализаторе 10 кодов в такте чтения происходит сравнение со считанной информацией из ОЗУ. Информация, считываемая из ОЗУ, инверсна по отношению к записываемой, поэтому информация на анализатор 10 кодов поступает с инверсных выходов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12. В случае несовпадения со считанной информации выход анализатора 10 кодов сбрасывает триггер б, который запрещает работу счетчика 2 в счетном режиме, таким образом тест прекращается по обнаружении ошибки в контролируемом ОЗУ.

По окончании первого теста состояние старшего выхода 38 счетчика 2 меняется на противоположное (фиг.2,е). Этот выход переключает мультиплексоры 13 и 14. Во время второго теста на вход 27 счетчика 2 с выхода мультиплексора 13 поступает сигнал 22. В этом случае изменение выходов 29 и 30 происходит через четыре такта (чтение и

запись по прямому и дополнительному адресам). Выход 22 (фиг 2, в), проходя через элемент И 8 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 17, поступает на управляющий выход 37 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 (фиг.2,ж). Этот сигнал инвертирует адресные выходы устройства, т.е. происходит обращение по дополнительному адресу в последние два такта.

Счетчик 15 циклов и дешифратор 16 циклов работают аналогично первому тесту, но на счетный вход счетчика 15 циклов через мультиплексор 14 поступает сигнал 33 счетчика 2. Это обеспечивает обращение в течение одного цикла ко всем запоминающим ячейкам ОЗУ.

По завершении второго теста выход 38 счетчика 2, поступая на счетный вход триггера б, перебрасывает его в нулевое состояние, запрещая тем самым работу счетчика 2 в счетном режиме.

Предложенное устройство имеет более высокие технико-экономические показатели при контроле ОЗУ. Преимущества устройства обеспечиваются введением новых балок и связей.

В отличие от прототипа устройство позволяет выявлять более сложные неисправности путем различной комбинации направления перебора адресов контролируемого ОЗУ и данных, записанных в ОЗУ. Это позволяет выявлять неисправности, связанные с взаимовлиянием запоминающих элементов друг на друга и с отказами в дешифраторе адреса контролируемого ОЗУ.

Использование анализатора кодов, позволяющего проводить сравнение в каждом такте, увеличивает достоверности и производительность контроля.

Формула изобретения

Устройство для контроля блоков оперативной памяти, содержащее генератор, счетчик, дешифратор, первый мультиплексор, элемент задержки, первый триггер, первый и второй элементы И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и анализатор кодов, причем выход генератора соединен с первым счетным входом счетчика, первый и второй выходы которого соединены с соответствующими входами дешифратора, первый выход которого соединен с входом элемента задержки и с первым входом первого элемента И, выход которого является первым управляющим выходом устройства, второй выход дешифратора .соединен с вторым входом первого элемента И и является вторым управляющим выходом устройства, третий выход счетчика является выходом задания режима устройства, выходы первой и второй групп счетчика соединены соответственно с информационными входами первой и второй групп первого мультиплексора, управляющий вход которого соединен с выходом первого триггера, выходы третьей группы 5 счетчика соединены с входами группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, прямые выходы которых являются информационными выходами устройства, информационные входы первой группы ана10 лизатора кодов являются информационными входами устройства, отличающее я тем, что, с целью повышения достоверности и производительности контроля, в устройство введены второй и третий

5 мультиплексоры, счетчик циклов, дешифратор циклов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вторая группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и второй триггер, причем третий и четвертый выходы счетчика соединены соответственно

0 с первым и вторым информационными входами второго мультиплексора, выход которого соединен с вторым счетным входом счетчика, управляющий вход - с выходом старшего разряда счетчика, с первым входом второго эле5 мента И и управляющим входом третьего мультиплексора, первый и второй информационные входы которого соединены с выходами предпоследнего и последнего разрядов второй группы выходов счетчика, выход

0 третьего мультиплексора соединен со счетным входом счетчика циклов, выход переполнения которого соединен с третьим счетным входом счетчика, выходы счетчика циклов соединены с соответствующими входами

5 дешифратора циклов, первый выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с четвертым

0 выходом счетчика, выход элемента ИСКЛ КАЧАЮЩЕЕ ИЛИ соединен с входом элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, второй и третий выходы дешифратора циклов соединены соответственно с первым уп5 равляющим входом анализатора кодов и входом элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, инверсные выходы которых соединены с информационными входами второй группы анализатора кодов, второй

0 управляющий вход которого подключен к третьему выходу счетчика, выходы первого мультиплексора соединены с входами первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, входы второй группы

5 которых подключены к выходам второй группы счетчика, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы являются адресными выходами устройства, входы сброса счетчика и счетчика циклов объединены и являются входом начальной угтановки устройства, вход разрешения счета счетчика соединен с выходом второго триггера, счетный вход которого соединен с выходом старшего разряда счетчика, выход анализатора кодов соединен с входом сброса второго триггера, вход установки которого является входом запуска устройства, информационный вход второго триггера является входом логического нуля устройства, третий выход дешифратора соединен с входом сброса первого триггера, счетный вход которого соединен с выходом элемента задержки, информационный вход первого триггера является входом задания режима устройства.

Изобретение относится к вычислитель- нрй технике и предназначено для контроля полупроводниковых оперативных запоминающих устройств. Изобретение позволяет повысить достоверность и производительность контроля. Устройство позволяет помимо возможности выявлять константные неисправности, как в прототипе, выявлять неисправности взаимовлияния запоминающих элементов различными адресами и неисправности из-за отказов в дешифраторе адреса. Преимущества устройства обеспечиваются введенными новым блоком и связями. Устройство можно использовать в составе системы для контроля памяти, 2 ил.

Фиг-i

б fc ... f запрет считывания в