Устройство для контроля блоков оперативной многоразрядной памяти Советский патент 1992 года по МПК G11C29/00 

Фиг./

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля блоков оперативной многоразрядной памяти.

Известно устройство для контроля оперативной памяти, позволяющее проводить контроль памяти, в результате контроля формировать на сигнатурном анализаторе 1, Недостатком устройства является то, что перед проведением контроля необходимо вычислить эталонную сигнатуру, а также то, что в процессе контроля изменение адресов осуществляется последовательно, что приводит к низкой достоверности контроля. Наиболее близким техническим решением к изобретению является устройство для контроля блоков оперативной памяти, содержащее генератор, счетчик, дешифратор, элементы И, коммутатор, триггер, элемент задержки, сигнатурный анализатор, группу инверторов 2. Устройство позволяет контролировать блоки оперативной памяти, а результат контроля формирователь с помощью сигнатурного анализатора. Недостатками прототипа, также как и устройства-аналога, являются необходимость знания эталонной сигнатуры перед контролем, а также низкая достоверность контроля, так как изменение адресов в нем осуществляется последовательно.

Целью изобретения является повышение достоверности контроля и увеличение быстродействия устройства.

Цель достигается тем, что в устройство для контроля блоков оперативной памяти, содержащее триггер, коммутатор, элемент задержки, первый и второй элементы. И, первую группу инверторов, причем выходы коммутаторов являются адресными выходами устройства, выходы первой группы инверторов являются информационными выходами устройства, введены генератор псевдослучайной последовательности, второй триггер, третий, четвертый и пятый элементы И, элемент И-НЕ, вторая группа инверторов, элемент НЕ, блок сравнения, регистр, выходы которого соединены с первой группой входов блока сравнения и с первой группой входов второй группы инверторов, выход которой соединен с второй группой входов коммутатора, выходы которого соединены с адресными выходами устройства, при этом выход записи/чтения устройства соединен с входом управления коммутатора, вторым входом третьего элемента И, прямым выходом первого триггера, вход синхронизации которого соединен с выходом второго элемента И, третий вход которого соединен с инверсным выходом первого триггера, второй вход второго элемента И соединен с выходом инвертора, вход которого соединен с первым входом третьего элемента И. входами синхронизации генератора псевдослучайной последовательности, входами синхронизации первого и второго регистров и выходом первого элемента И, выходы генератора псевдослучайной последовательности соединены соответственно с информационны0 ми .входами второго регистра, выходы которого соединены с информационными входами первого регистра, входами элемента И-НЕ, с первой группой входов первой группы инверторов, выходы которых соеди5 нены с второй группой входов блока сравнения и являются информационными входами устройства, информационные входы регистра являются информационными входами первой группы устройства, вход синхрони0 зации регистра соединен с выходом элемента задержки, вход которого соединен с выходом третьего элемента И, выход элемента И-НЕ соединен с входом установки в единицу генератора псевдослучайной по5 следовательности, выходы первого регистра соединены с первой группой входов коммутатора и группой входов пятого элемента И, информационные входы генератора псевдослучайной последовательности

0 являются информационными входами устройства, выход блока сравнения соединен с первым входом четвертого элемента И, выход которого является сигнальным выходом устройства, второй вход четвертого злемен5 та И соединен с инверсным выходом второго триггера, входы установки в единицу и ноль второго триггера являются соответственно третьим и четвертым входом задания режима устройства, выход генератора сое0 динен с первым входом первого элемента И, второй вход которого соединен с входом генератора и с прямым выходом второго триггера, первый вход второго элемента И соединен с выходом пятого элемента И и

5 вторым входом элемента ИЛИ-НЕ, первый вход которого является пятым входом задания режима устройства, выход элемента ИЛИ-НЕ соединен с входом установки в ноль второго регистра, вход установки в ис0 ходное состояние генератора псевдослучайной последовательности является вторым входом задания режима устройства. В сравнении с прототипом предлагаемое техническое решение имеет отличи5 тельные признаки и соответствует критерию изобретения новизна.

Введение в известное устройство указанных блоков с соответствующими связями позволяет повысить достоверность контроля блоков оперативной многоразрядной памяти за счет формирования произвольных адресных и информационных последовательностей при контроле, а также исключить этап формирования эталонных сигнатур при контроле памяти. Таким образом, можно сделать вывод о соответствии предлагаемого устройства критерию изобретения существенные отличия.

На фиг.1 приведена функциональная схема устройства для контроля блоков оперативной многоразрядной памяти; на фиг.2 - функциональная схема группы инверторов; на фиг.З - функциональная схема генератора псевдослучайной последовательности.

На фиг.1-3 показаны элемент ИЛИ-НЕ 1, элементы И 2-6, генератор 7 псевдослучайной последовательности, коммутатор 8, проверяемый блок 9 оперативной многоразрядной памяти, регистр 10, генератор 11, триггеры 12 и 13, элемент 14 задержки, блок 15 сравнения, первый 16, второй 17, третий 18 и четвертый 19 входы задания режима устройства, сигнальный выход 20 устройства, первая 22 и вторая 21 группы инверторов, пятый 23 вход задания режима устройства, информационный вход 24, элемент НЕ 25, адресные выходы 26 устройства, выход 27 записи/чтения устройства, информационные выходы 28 устройства, элемент И-НЕ 30, первый 31 и второй 32 регистры, сумматоры 33-35 по модулю два, входы 36-39 группы инверторов, выходы 40-42 группы инверторов, сумматор 43 по модулю два, регистр 44. выходы 45-47 генератора псевдослучайной последовательности, входы 48-51 генератора псевдослучайной последовательности.

Устройство для контроля блоков оперативной многоразрядной памяти (фиг.1) содержит коммутатор 8, первый триггер 13, элемент 14 задержки, первый 2 и второй 3 элементы И, первую группу 22 инверторов, генератор 7 псевдослучайной последовательности, второй 12 триггер, третий 4, четвертый 5 и пятый 6 элементы И, элемент И-НЕ 30, вторую группу 21 инверторов, элемент НЕ 25, блок 15 сравнения, регистр 10, выходы которого соединены с первой группой входов блока 15 сравнения и с первой группой входов второй группы 21 инверторов. Выход последней соединен с второй группой входов коммутатора 8. выходы которого соединены с адресными выходами 26 устройства. Выход 27 записи/чтения устройства соединен с входом управления коммутатора 8, вторым входом третьего элемента И 4, прямым выходом первого триггера 13, вход синхронизации которого соединен с выходом второго элемента И 3. Третий вход элемента И 3 соединен с инверсным выходом первого триггера 13. второй вход второго элемента И 3 соединен с выходом инвертора, вход которого соединен с первым входом третьего элемента И 4, вхо- дами синхронизации генератора 7 псевдослучайной последовательности, первого 31 и второго 32 регистров и выходом первого элемента И 2. Выходы генератора 7 псевдослучайной последовательности соединены

0 соответственно с информационными входами второго регистра 32. выходы которого соединены с информационными входами первого регистра 31 входами элемента И- НЕ 30, с первой группой входов первой

5 группы 22 инверторов. Выходы последней соединены с второй группой входов блока 15 сравнения и являются информационными входами 28 устройства. Информационные входы 29 регистра 10 являются

0 информационными входами 29 первой группы устройства. Вход синхронизации регистра 10 соединен с выходом элемента 14 задержки, вход которого соединен с выходом третьего элемента И 4. Выход элемента

5 И-НЕ 30 соединен с входом установки в единицу генератора 7 псевдослучайной последовательности. Выходы первого регистра 31 соединены с первой группой входов коммутатора 8 и группой входов пятого

0 элемента И 6. Информационные входы генератора 7 псевдослучайной последовательности являются информационными входами 24 устройства. Выход блока 15 сравнения соединен с первым входом чет5 вертого элемента И 5, выход которого является сигнальным выходом 20 устройства. Второй вход четвертого элемента И 5 соединен с инверсным выходом второго триггера 12. Входы установки в единицу и ноль вто0 рого триггера 12 являются соответственно третьим 18 и четвертым 19 входом задания режима устройства. Выход генератора 11 соединен с первым входом первого элемента И 2, второй вход которого соединен с

5 входом генератора 11 и с прямым выходом второго триггера 12. Первый вход второго элемента И 3 соединен с выходом пятого элемента И 6 и вторым входом элемента ИЛИ-НЕ 1, первый вход которого является

0 пятым входом 23 задания режима устройства. Выход элемента ИЛИ-НЕ соединен с входом установки в нуль второго регистра 32. Вход установки в исходное состояние генератора 7 псевдослучайной последовэ5 тельности является вторым входом 17 задания режима устройства.

Устройство работает следующим образом.

Необходимо отметить, что многочлены обратной связи генератора 7 являются мноочленами n-й степени, принадлежащими аксимальному показателю Это означает, то все ненулевые выходные последоваельности имеют период 2п-1 (п-разряд- ность регистра, который используется в генераторе). Такой генератор является генеатором максимального периода (см. Го- ряшко А.П. Синтез диагностируемых схем вычислительных устройств. - М.: Наука, 1987, с.288).

Перед началом работы в генератор 7 записывается значение кода N (все единицы 1 с учетом многочлена обратной связи). На вход 23 подается импульс положительности полярности, который обнуляет содержимое регистра 32.

На вход 16 подается логический О. Это означает, что контроль блока 9 памяти проводится с прямыми значениями данных. Регистр 10 установлен в состояние логического О на его выходах, а триггер 13 - в состояние логического О на его прямом выходе (цепи начальной установки регист- раЮ и триггера 13 не показаны). На фиг.1 также не показан сигнал обращения к проверяемому блоку оперативной многоразрядной памяти, так как указанный сигнал не влияет на достижение положительного эффекта.

При поступлении на вход 18 сигнала логического О, а на вход 19 сигнала логической 1 с генератора 11 через первый элемент И 2 на входы генератора 7 и регистров 31 и 32 поступают синхроимпульсы. Тем самым начинается перебор всех состояний генератор 7 с максимальным периодом. Триггер 13 установлен в логический О, что определяет режим записи информации в проверяемый блок 9 памяти. В табл.1 приведен возможный пример изменения адресов и информации, которые поступай в блок 9 для трехразрядного генератора псевдослучайной последовательности.

Из табл.1 видно, что в адрес (000) записывается информация (011), т.е. адрес следующей ячейки блока 9 памяти и т.д. При всех единицах на выходах регистра 32 срабатывает элемент И-НЕ 30, который ус- танавливает генератор 7 в состояние всех единиц на его выходах, что подготавливает генератор 7 к режиму считывания информации из блока 9 памяти. При значении всех единиц на выходах регистра 31 срабатывает элемент И 6, который обнуляет регистр 32, подготовив его к режиму чтения и замыкая цепочку адресов и данных для проверки блока 9 памяти. Срабатывание элемента И 6 также ведет к тому, что синхроимпульсы с генератора 11 переключают триггер 13 в единичное состояние на его прямом выходе.

Начинается режим считывания из блока 9 памяти.

В режиме считывания по адресу, определяемому регистром 10, считывается информация, которая записывается в тот же регистр. Так как первоначально регистр 10 установлен в состояние логических О на его выходах, то считывается информация (011) (см.табл.1). Далее по адресу (011) счи0 тывается (001) и т.д. Таким образом осуществляется режим кольцевой проверки блока 9 оперативной многоразрядной памяти,

При поступлении на вход 19 логического О, а на вход 18-логической 1 на прямом

5 выходе триггера 12 устанавливается логический О, что означает окончание проверки блока памяти. На инверсном выходе триггера 12 устанавливается логическая 1, которая разрешает сравнение содержимого

0 регистра 10 и регистра 32, который работает синхронно с регистром 10. Если содержимое регистра 10 и содержимое регистра 32 равны, то блок 9 памяти работает правильно, в противном случае блок памяти неисп5 равен.

Второй этап контроля заключается в проверке блока 9 памяти с инверсными значениями данных. Для этого на вход 16 подается логическая 1. Установка триггеров,

0 генератора 7, регистров 31, 32 осуществляется так же, как и в предыдущем случае, за исключением того, что регистр 10 устанавливается в состояние логической 1 на своих выходах.

5 В табл.2 приведен возможный пример изменения адресов и информации, поступающей в блок 9 памяти при контроле.

К достоинствам предлагаемого устройства для контроля блоков оперативной мно0 горазрядной памяти можно отнести следующее.

Осуществляется псевдослучайный перебор адресов и данных при записи и чтении, что приводит к более высокой

5 достоверности контроля по сравнению с известным устройством. При этом обратные связи регистров, которые используются в генераторе 7, могут быть заданы произвольно, что обеспечивает различные тестовые

0 последовательности, используемые для контроля.

Осуществлена проверка нулевой ячейки памяти.

При контроле блоков оперативной па5 мяти нет необходимости знать эталонную сигнатуру, количество считываний каждый раз может быть произвольным.

Заявленное устройство может быть использовано для вероятности контроля блоков оперативной многоразрядной памяти

Достоверность контроля может быть повышена за счет использования генератора с различными многочленами обратной связи. Технико-экономическое преимущество заявленного устройства по сравнению с известным заключается в повышении достоверности контроля за счет формирования произвольных адресных и информационных последовательностей, а также в исключении этапа формирования эталонной сигнатуры при контроле.

Формула изобретения Устройство для контроля блоков оперативной многоразрядной памяти, содержащее коммутатор, первый и второй триггеры, элемент задержки, генератор, с первого по пятый элементы И, две группы инверторов, элемент НЕ, генератор псевдослучайной последовательности, блок сравнения, первый регистр, выходы которого соединены с входами первой группы блока сравнения, входы второй группы которого соединены с выходами инверторов второй группы, вход синхронизации первого регистра соединен с выходом элемента задержки;вход которого соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента И и входом синхронизации генератора псевдослучайной последовательности, входы группы установки в исходное состояние которого являются входами группы задания режима устройства, второй вход третьего элемента И соединен с управляющим входом коммутатора, прямым выходом второго триггера и является выходом записи-чтения устройства, инверсный выход второго трип ера соединен с третьим входом второго элемента И, прямой выход первого триггера соединен с вторым входом первого элемента И, первый вход которого соединен с выходом генератора, вход которого соединен с прямым выходом первого триггера, входы установки в 1 и в О которого являются соответственно вто-, рым и третьим входами задания режима устройства, вход задания режима генератора псевдослучайной последовательности является первым входом задания режима устройства, инверсный выход первого триггера соединен с вторым входом четвертого элемента И, первый вход которого соединен с 5 выходом блока сравнения, выход четвертого элемента И является сигнальным выходом устройства, выходы инверторов первой группы соединены с информационными входами второй группы коммутатора, выхо0 ды которого являются адресными выходами устройства, информационные входы первого регистра являются информационными входами устройства, выход пятого элемента И соединен с первым входом второго эле5 мента И, выход которого соединен с входом синхронизации второго триггера, отличающееся тем, что, с целью увеличения быстродействия устройства и повышения достоверности контроля за счет обнаруже0 ния константных неисправностей, в него введены второй и третий регистры, элемент ИЛИ-НЕ и элемент И-НЕ, выход которого соединен с входом установки в единичное состояние генератора псевдослучайной по5 следовательности, входы элемента И-НЕ соединены с выходами третьего регистра, информационными входами второго регистра и входами группы инверторов второй группы, управляющие входы инверторов

0 первой и второй групп объединены и являются четвертым входом задания режима устройства, входы синхронизации второго и третьего регистров объединены и соединены с выходом первого элемента И, выходы

5 второго регистра соединены с входами пятого элемента И и с информационными входами первой группы коммутатора, выход пятого элемента И соединен с вторым входом элемента ИЛИ-НЕ, первый вход кото0 рого является пятым входом задания режима устройства, выход элемента ИЛИ- Н Е соединен с входом установки в О третьего регистра, выходы первого регистра соединены с входами группы инверторов

5 первой группы, выход первого элемента И соединен с входом элемента НЕ, выход которого соединен с вторым входом второго элемента И.

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля блоков многоразрядной оперативной памяти. Целью изобретения является увеличение быстродействия, повышение достоверности контроля устройства. Устройство содержит элемент ИЛИ-НЕ 1, элементы И 2-6, генератор 7 псевдослучайной последовательности, коммутатор 8, проверяемый блок 9 оперативной многоразрядной памяти, регистр 10, генератор 11, триггеры 12 и 13, элемент 14 задержки, блок 15 сравнения, первый 16, второй 17, третий 18 и четвертый 19 входы задания режима устройства, сигнальный выход 20 устройства, вторую 21 и первую 22 группы инверторов, пятый 23 вход задания режима устройства, информационный вход 24, элемент НЕ 25, адресные выходы 26 устройства, выход 27 записи/чтения устройства, информационные выходы 28 устройства, элемент И-НЕ 30, первый 31 и второй 32 регистры. Устройство позволяет проводить функциональный контроль блоков оперативной многоразрядной памяти на сигнатурной тестовой последовательности, а значит, повысить достоверность контроля устройства. 2 табл., 2 ил, 26 со С XI XJ N СО 00 о

50

Таблица 1

361

37 -

53

38

34

41

39

Ji

- .

Продолжение табл, 1

Таблица 2

О

1