Прецизионный арсенид-галлиевый операционный усилитель с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления Российский патент 2024 года по МПК H03F3/45 

Предлагаемое изобретение относится к области радиотехники и может использоваться в качестве базового функционального узла многих устройств автоматики, вычислительной техники, систем связи и приборостроения, в т.ч. работающих при высоких температурах.

В современной микроэлектронике получили широкое распространение операционные усилители (ОУ), которые включают входной дифференциальный каскад на полевых (или биполярных) транзисторах с источником опорного тока в общей истоковой (эмиттерной) цепи и промежуточный каскад, выполненный на основе схемы так называемого «перегнутого» каскода [1-54]. Операционные усилители данного класса имеют широкий диапазон рабочих частот, а при использовании JFet входных транзисторов – экстремально низкий уровень шумов. Кроме этого, у них эффективно используется напряжение питания. Предлагаемое изобретение относится к данному классу ОУ.

В практических схемах ОУ входной дифференциальный каскад реализуется как на биполярных, так и на полевых транзисторах, что определяется используемыми технологическими процессами. Однако, перспективный арсенид-галлиевый техпроцесс [55,56], осваиваемый Минским НИИ радиоматериалов (https://mniirm.by/), обеспечивает создание только p-n-p и nJFet транзисторов. Отсутствие n-p-n транзисторов создает схемотехнические проблемы построения GaAs ОУ. Это не позволяет создать высокотемпературные GaAs ОУ, а высокотемпературные также ОУ на других широкозонных полупроводниках (SiC, GaN и др.) с аналогичным сочетанием доступных активных элементов, востребованные в ряде важных отраслей науки и техники - космическом приборостроении, нефтегазовой, автомобильной и авиационной промышленности.

Ближайшим прототипом (фиг. 1) заявляемого устройства является операционный усилитель, представленный в публикации «Bob Cordell. LSK489 Application Note. Low Noise Dual Monolithic JFET. URL: https://www.cordellaudio.com/JFETs/LSK489appnote.pdf. 16 p., fig. 10». Данная схема ОУ представлена также в патенте US 4.406.990, fig. 6 1983 г.

Существенный недостаток ОУ – прототипа состоит в том, что он не реализуется в рамках перспективного арсенид-галлиевого технологического процесса [55,56], осваиваемого Минским НИИ радиоматериалов в интересах предприятий Союзного государства, из-за отсутствия n-p-n арсенид-галлиевых биполярных транзисторов. Кроме этого, известный ОУ характеризуется повышенным уровнем систематической составляющей напряжения смещения нуля, что обусловлено применяемой в нем схемой установления статического режима на базах первого 10 и второго 13 выходных транзисторов промежуточного каскада.

Основная задача предлагаемого изобретения состоит в создании схемы прецизионного операционного усилителя с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по напряжению в рамках совмещенного GaAs технологического процесса, разрешающего использовать только p-n-p биполярные и nJFet полевые транзисторы.

Поставленные задачи достигаются тем, что в операционном усилителе фиг. 1, содержащем первый 1 и второй 2 входы, а также потенциальный выход 3 устройства, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами, общая эмиттерная цепь которого 7 связана с первой шиной источника питания 8 через первый 9 источник опорного тока, первый 10 выходной транзистор промежуточного каскада, эмиттер которого соединен с первым 5 токовым выходом входного дифференциального каскада 4 и через первый 11 токостабилизирующий резистор подключен ко второй 12 шине источника питания, второй 13 выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4 и через второй 14 токостабилизирующий резистор связан со второй 12 шиной источника питания, причем база первого 10 выходного транзистора промежуточного каскада соединена с базой второго 13 выходного транзистора промежуточного каскада, токовое зеркало 15 промежуточного каскада, вспомогательный транзистор 16, выходной буферный усилитель 17, выход которого связан с потенциальным выходом 3 устройства, отличающийся тем, что в схему введены первый 18 и второй 19 полевые транзисторы, объединенные истоки которых подключены к базам первого 10 и второго 13 выходных транзисторов промежуточного каскада и через второй 20 источник опорного тока связана с первой 8 шиной источника питания, затвор первого 18 полевого транзистора соединен с коллектором первого 10 выходного транзистора промежуточного каскада и через третий 21 источник опорного тока связан с первой 8 шиной источника питания, затвор второго 19 полевого транзистора подключен к коллектору второго 13 выходного транзистора промежуточного каскада и связан с первой 8 шиной источника питания через четвертый 22 источник опорного тока, сток первого 18 полевого транзистора связан со входом токового зеркала 15 промежуточного каскада, которое согласовано со второй 12 шиной источника питания, сток второго 19 полевого транзистора соединен с выходом токового зеркала 15 промежуточного каскада и соединен с базой вспомогательного транзистора 16, эмиттер которого подключен ко второй 12 шине источника питания, а коллектор соединен со входом выходного буферного усилителя 17 и через пятый 23 источник опорного тока связан с первой 8 шиной источника питания.

На чертеже фиг. 1 показана схема операционного усилителя – прототипа.

На чертеже фиг. 2 представлена схема прецизионного GаAs ОУ с малым уровнем напряжения смещения нуля и повышенным коэффициентом усиления по напряжению (К_у) в соответствии с п.1 формулы изобретения.

На чертеже фиг. 3 приведена схема первого 9, второго 20, третьего 21, четвертого 22 и пятого 23 идентичных источников опорного тока на арсенид-галлиевых полевых транзисторах 26 и 27, включенных по каскодной схеме в соответствии с п. 2 формулы изобретения.

На чертеже фиг. 4 представлена схема заявляемого ОУ фиг. 2 с конкретным выполнением на арсенид-галлиевых полевых транзисторах идентичных источников опорного тока 9, 20, 21, 22, 23, каждый из которых содержит выходной транзистор 26 и согласующий транзистор 27 (п. 2), и токового зеркала 15 на арсенид-галлиевых биполярных транзисторах 29 и 30 (п. 3).

На чертеже фиг. 5 показан статический режим ОУ фиг. 2 в соответствии с п.3 формулы изобретения, при котором параллельно первому 9 источнику опорного тока включен идентичный ему дополнительный источник опорного тока. Моделирование выполнено в среде LTspice при t= 27^oC, Ск=5пФ, R1÷R8=5кОм, транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм. Здесь систематическая составляющая напряжения смещения нуля 960 нВ.

На чертеже фиг. 6 приведена логарифмическая амплитудно-частотная характеристика (ЛАЧХ) ОУ фиг. 5 в среде LTspice при t= 27^oC, Ск=5пФ, идентичных сопротивлениях резисторов R1÷R8=5кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм).

На чертеже фиг. 7 представлен статический режим ОУ фиг. 2 в соответствии с п.2 формулы изобретения, при котором в общей истоковой цепи входного каскада используется только первый 9 источник опорного тока. Моделирование выполнено в среде LTspice при t= 27^oC, Ск=5пФ, одинаковых сопротивлениях резисторов R1÷R8=5кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм). Здесь систематическая составляющая напряжения смещения нуля - 7.05 мкВ.

На чертеже фиг. 8 показана ЛАЧХ ОУ фиг. 7 в среде LTspice при t= 27^oC, Ск=5пФ, идентичных сопротивлениях резисторов R1÷R8=5кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм).

На чертеже фиг. 9 приведен статический режим ОУ фиг. 2 в соответствии с п.3 формулы изобретения, при котором параллельно первому 9 источнику опорного тока включен идентичный ему дополнительный источник опорного тока (VT4, VT17). Моделирование выполнено в среде LTspice при t= 27^oC, Ск=5пФ, уменьшенном сопротивлении резисторов R1÷R8=3кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм). Здесь систематическая составляющая напряжения смещения нуля 1.53 мкВ.

На чертеже фиг. 10 представлена ЛАЧХ ОУ фиг. 9 в среде LTspice при t= 27^oC, Ск=5пФ, уменьшенных идентичных сопротивлениях резисторов R1÷R8=3кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм).

На чертеже фиг. 11 показан статический режим ОУ фиг. 2 в соответствии с п.1 формулы изобретения, при котором в общей истоковой цепи входного каскада используется только первый 9 источник опорного тока. Моделирование выполнено в среде LTspice при t= 27^oC, Ск=5пФ, уменьшенных одинаковых сопротивлениях резисторов R1÷R8=3кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм). Здесь систематическая составляющая напряжения смещения нуля 1.93 мкВ.

На чертеже фиг. 12 приведена ЛАЧХ ОУ фиг. 11 в среде LTspice при t= 27^oC, Ск=5пФ, уменьшенных идентичных сопротивлениях резисторов R1÷R8=3кОм (транзисторы VT1-VT4, VT9-VT13, VT5-VT21 – с шириной/длиной канала 3мкм/0.2мкм).

Прецизионный арсенид-галлиевый операционный усилитель с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления фиг. 2 содержит первый 1 и второй 2 входы, а также потенциальный выход 3 устройства, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами, общая эмиттерная цепь которого 7 связана с первой шиной источника питания 8 через первый 9 источник опорного тока, первый 10 выходной транзистор промежуточного каскада, эмиттер которого соединен с первым 5 токовым выходом входного дифференциального каскада 4 и через первый 11 токостабилизирующий резистор подключен ко второй 12 шине источника питания, второй 13 выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4 и через второй 14 токостабилизирующий резистор связан со второй 12 шиной источника питания, причем база первого 10 выходного транзистора промежуточного каскада соединена с базой второго 13 выходного транзистора промежуточного каскада, токовое зеркало 15 промежуточного каскада, вспомогательный транзистор 16, выходной буферный усилитель 17, выход которого связан с потенциальным выходом 3 устройства. В схему введены первый 18 и второй 19 полевые транзисторы, объединенные истоки которых подключены к базам первого 10 и второго 13 выходных транзисторов промежуточного каскада и через второй 20 источник опорного тока связана с первой 8 шиной источника питания, затвор первого 18 полевого транзистора соединен с коллектором первого 10 выходного транзистора промежуточного каскада и через третий 21 источник опорного тока связан с первой 8 шиной источника питания, затвор второго 19 полевого транзистора подключен к коллектору второго 13 выходного транзистора промежуточного каскада и связан с первой 8 шиной источника питания через четвертый 22 источник опорного тока, сток первого 18 полевого транзистора связан со входом токового зеркала 15 промежуточного каскада, которое согласовано со второй 12 шиной источника питания, сток второго 19 полевого транзистора соединен с выходом токового зеркала 15 промежуточного каскада и соединен с базой вспомогательного транзистора 16, эмиттер которого подключен ко второй 12 шине источника питания, а коллектор соединен со входом выходного буферного усилителя 17 и через пятый 23 источник опорного тока связан с первой 8 шиной источника питания.

На чертеже фиг. 3 представлен частный вариант построения первого 9, второго 20, третьего 21, четвертого 22 и пятого 23 идентичных источников опорного тока на арсенид-галлиевых полевых транзисторах 26 и 27, включенных по каскодной схеме в соответствии с п. 2 формулы изобретения. При этом каждый из упомянутых выше источников опорного тока содержит выходной транзистор 26, затвор которого соединен с истоком согласующего транзистора 27 и связан с первой 8 шиной источника питания через вспомогательный резистор 28, причем затвор согласующего транзистора 27 соединен с истоком согласующего транзистора 27 через вспомогательный резистор 28, а сток согласующего транзистора 27 подключен к истоку выходного транзистора 26.

На чертеже фиг. 4 приведена схема заявляемого ОУ в соответствии с п. 2 формулы изобретения, в которой первый 9, второй 20, третий 21, четвертый 22 и пятый 23 источники опорного тока выполнены по идентичным схемам на основе каскодного включения полевых транзисторов (фиг. 3), каждый из которых содержит выходной транзистор 26, затвор которого соединен с истоком согласующего транзистора 27 и связан с первой 8 шиной источника питания через вспомогательный резистор 28, причем затвор согласующего транзистора 27 соединен с истоком согласующего транзистора 27 через вспомогательный резистор 28, а сток согласующего транзистора 27 подключен к истоку выходного транзистора 26.

На чертеже фиг. 4, в соответствии с п. 4 формулы изобретения, токовое зеркало 15 промежуточного каскада согласовано со второй 12 шиной источника питания и содержит первый 29 и второй 30 биполярные транзисторы, эмиттеры которых соединены со второй 12 шиной источника питания, базы объединены и соединены с коллектором первого 29 биполярного транзистора, который является входом токового зеркала 15 промежуточного каскада, а коллектор второго 30 биполярного транзистора является выходом токового зеркала 15 промежуточного каскада.

На чертеже фиг. 5, в соответствии с п. 3 формулы изобретения, параллельно первому 9 источнику опорного тока включен идентичный ему дополнительный источник опорного тока (транзисторы VT17, VT4), выполненный по идентичной ему схеме на основе каскодного включения полевых транзисторов и содержащий выходной транзистор 26, затвор которого соединен с истоком согласующего транзистора 27 и связан с первой 8 шиной источника питания через вспомогательный резистор 28, причем затвор согласующего транзистора 27 соединен с истоком согласующего транзистора 27 через вспомогательный резистор 28, а сток согласующего транзистора 27 подключен к истоку выходного транзистора 26.

Рассмотрим работу заявляемого ОУ фиг. 2.

Предлагаемая схема арсенид-галлиевого ОУ характеризуется экстремально низкой чувствительностью напряжения смещения нуля к абсолютным значениям идентичных сопротивлений применяемых резисторов 11, 14 (3-5 кОм) и количеству источников опорного тока (1-2 шт.) для установления статического режима входного дифефренциального каскада.

Таблица 1 - Зависимость напряжений смещения нуля ОУ от сопротивления применяемых резисторов и числа источников опорного тока во входном дифференциальном каскаде

Сопротивление резисторов Кол-во источников опорного тока во входном каскаде, шт. Напряжение на выходе R1÷R8=5кОм 2 (фиг. 5 ) 960нВ 1 (фиг. 7) 7.05мкВ R1÷R8=3кОм 2 (фиг. 9) 1.53мкВ 1 (фиг. 11) 1.93мкВ

Данный эффект, подтвержденный компьютерным моделированием, обеспечивается нетрадиционной схемой установления статического режима на базах первого10 и второго 13 выходных транзисторов промежуточного каскада, которая использует первый 18 и второй 19 полевые транзисторы в промежуточном каскаде ОУ.

Статический режим схемы ОУ на чертеже фиг. 2 устанавливается пятью идентичными источниками опорного тока 9, 20, 21, 22 и 23 на полевых транзисторах с управляющим p-n переходом. Это является принципиально важным условием получения малых уровней систематической составляющей напряжения смещения нуля для схемы ОУ фиг. 2, т.к. позволяет обеспечить взаимную компенсацию статических токов в высокоимпедансном узле Σ₃, при которых систематическая составляющая U_см (при условии, что первый 24 и второй 25 входные полевые транзисторы имеют одинаковые стоко-затворные характеристики), будет близка к нулю.

Таким образом, заявляемое устройство имеет существенные преимущества в сравнении с ОУ-прототипом.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

Операционные усилители на «перегнутом» каскоде и входным ДК на pnp транзисторах

1. Патент US 6448583, fig.4, fig.5, fig.6, 2002 г.

2. Патент US 5091701, fig.1, 1992 г.

3. Патент US 5420542, fig.1A, 1995 г.

4. Патент US 5389894, fig.1, 1995 г.

5. Патент US 7545213, fig. 2, 2009 г.

6. Патент US 5282242, fig.2, 1994 г.

7. Патент US 6696888, fig.17, 2004 г .

8. Патент US 4293824, fig.2, 1981 г.

9. Патент US 7411451, fig. 1, 2008 г.

10. Патент RU 2354041, fig.2, 2009 г.

11. Патент US 6501333, fig.1, 2002 г.

12. Патент US 6456162, fig. 3, 2002 г.

13. Патент US 6542030, fig.2, 2003 г.

14. Патент US 3979069, fig.2, 1976 г.

15. Патент RU 2331969, fig.1, 2008 г.

16. Патент EP 0 586251, fig.2, 1994 г.

17. Патент US 3979689, fig.2, 1976 г.

18. Патент US 4600893, fig.7, 1986 г.

19. Патент US 5418491, fig.2, 1995 г.

20. Патент US 4406990, fig.4, 1983 г.

21. Патент US 5422600, fig.2, 1995 г.

22. Патент US 6218900, fig.1, 2001 г.

23. Патентная заявка US 2006/0202762, fig.2, 2006 г.

Операционные усилители на «перегнутом» каскоде с входным ДК на npn транзисторах

24. Патент РФ 2310268, fig.1, fig.2, 2007 г.

25. Патент US 6529076, 2001 г.

26. Патент US 4600893, fig.6,1986 г.

27. Патент US 2009/0256634, fig.1, 2009 г.

28. Патент US 6734737, fig.7, 2004 г.

29. Патент US 6483382, fig.1, fig.2, 2002 г.

30. Патент US 6304143, fig.1, 2001 г.

31. Патент JP 2009201119 A, fig.1, fig.2, 2009 г.

32. Патент US 5786729, fig.1, fig.2, 1998 г.

33. Патент RU 2421884, fig.1, 2011 г.

34. Патент US 7005921, fig.1B, 2006 г.

35. Патент US 6965266, fig. 1, 2005 г.

36. Патентная заявка US 2008/0024224, fig.1, 2008 г.

37. Патент US 6300831, fig.1, fig. 2, 2001 г.

38. Патент US 6788143, fig. 2, 2004 г.

39. Патент US 4959622, fig.18, 1990 г.

40. Патент US 5327100, fig.2, 1994 г.

Операционные усилители на «перегнутом» каскоде и входным ДК на полевых транзисторах

41. Патент US 5734296, fig.3, 2008 г.

42. Патент US 4406990, fig.6, 1983 г.

43. Патент US 6580325, fig.35, fig.36, 2003 г.

44. Патент US 6788143, fig.1, fig.4, 2004 г.

45. Патент US 4829266, fig. 10, 1989 г.

46. Патент US 7898330, fig. 1, 2011 г.

47. Патент US 4387309, 1983 г.

48. Патент US 6084475, fig.1, 2000 г.

49. Патентная заявка US 2005/0001682, fig.3, 2005 г.

50. Патент US 6717474, fig.4, 2004 г.

51. Патент US 6018268, fig.1, 2000 г.

52. Патент US 6714076, fig.2, 2004 г.

53. Патент EP 1227580, fig. 1, 2002 г.

Серийные ОУ на «перегнутых» каскодах

54. 154УД3, HA2520, HA5190, OP90, AD797, AD8631, AD8632, AD817, HA-2500, 140УД30, OPA42, LT1226.

Статья по арсенид-галлиевым микросхемам

55. Унифицированные схемотехнические решения аналоговых арсенид-галлиевых микросхем / Дворников О.В., Павлючик А.А., Прокопенко Н.Н., Чеховский В.А., Кунц А.В., Чумаков В.Е. // Известия вузов. Электроника. 2022. Т. 27. № 4. С. 475–488. DOI: https://doi.org/10.24151/1561-5405-2022-27-4-475-488.

56. Дворников О.В., Павлючик А.А., Прокопенко Н.Н., Чеховский В.А., Кунц А.В., Чумаков В.Е. Арсенид-галлиевый аналоговый базовый кристалл // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 47-54. doi:10.31114/2078-7707-2021-2-47-54

Изобретение относится к области радиотехники. Технический результат - уменьшение уровня систематической составляющей напряжения смещения нуля и повышение коэффициента усиления по напряжению в прецизионном арсенид-галлиевом операционном усилителе. Такой технический результат обеспечивается за счет дополнительного введения первого и второго полевых транзисторов, объединенные истоки которых подключены к базам выходных транзисторов промежуточного каскада, при этом затвор первого полевого транзистора соединен с коллектором первого выходного транзистора промежуточного каскада и третьим источником опорного тока, затвор второго полевого транзистора подключен к коллектору второго выходного транзистора промежуточного каскада и к четвертому источнику опорного тока, сток первого полевого транзистора связан со входом токового зеркала промежуточного каскада, которое согласовано со второй шиной источника питания, сток второго полевого транзистора соединен с выходом токового зеркала промежуточного каскада и с базой вспомогательного транзистора, эмиттер которого подключен ко второй шине источника питания, а коллектор соединен со входом выходного буферного усилителя и пятым источником опорного тока. 3 з.п. ф-лы, 12 ил., 1 табл.

1. Прецизионный арсенид-галлиевый операционный усилитель с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления, содержащий первый (1) и второй (2) входы, а также потенциальный выход (3) устройства, входной дифференциальный каскад (4) с первым (5) и вторым (6) токовыми выходами, общая эмиттерная цепь которого (7) связана с первой шиной источника питания (8) через первый (9) источник опорного тока, первый (10) выходной транзистор промежуточного каскада, эмиттер которого соединен с первым (5) токовым выходом входного дифференциального каскада (4) и через первый (11) токостабилизирующий резистор подключен ко второй (12) шине источника питания, второй (13) выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым (6) токовым выходом входного дифференциального каскада (4) и через второй (14) токостабилизирующий резистор связан со второй (12) шиной источника питания, причем база первого (10) выходного транзистора промежуточного каскада соединена с базой второго (13) выходного транзистора промежуточного каскада, токовое зеркало (15) промежуточного каскада, вспомогательный транзистор (16), выходной буферный усилитель (17), выход которого связан с потенциальным выходом (3) устройства, отличающийся тем, что в схему введены первый (18) и второй (19) полевые транзисторы, объединенные истоки которых подключены к базам первого (10) и второго (13) выходных транзисторов промежуточного каскада и через второй (20) источник опорного тока связана с первой (8) шиной источника питания, затвор первого (18) полевого транзистора соединен с коллектором первого (10) выходного транзистора промежуточного каскада и через третий (21) источник опорного тока связан с первой (8) шиной источника питания, затвор второго (19) полевого транзистора подключен к коллектору второго (13) выходного транзистора промежуточного каскада и связан с первой (8) шиной источника питания через четвертый (22) источник опорного тока, сток первого (18) полевого транзистора связан со входом токового зеркала (15) промежуточного каскада, которое согласовано со второй (12) шиной источника питания, сток второго (19) полевого транзистора соединен с выходом токового зеркала (15) промежуточного каскада и соединен с базой вспомогательного транзистора (16), эмиттер которого подключен ко второй (12) шине источника питания, а коллектор соединен со входом выходного буферного усилителя (17) и через пятый (23) источник опорного тока связан с первой (8) шиной источника питания.

2. Прецизионный арсенид-галлиевый операционный усилитель с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по п.1, отличающийся тем, что первый (9), второй (20), третий (21), четвертый (22) и пятый (23) источники опорного тока выполнены по идентичным схемам на основе каскодного включения полевых транзисторов, каждый из которых содержит выходной транзистор (26), затвор которого соединен с истоком согласующего транзистора (27) и связан с первой (8) шиной источника питания через вспомогательный резистор (28), причем затвор согласующего транзистора (27) соединен с истоком согласующего транзистора (27) через вспомогательный резистор (28), а сток согласующего транзистора (27) подключен к истоку выходного транзистора (26).

3. Прецизионный арсенид-галлиевый операционный усилитель с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по п.2, отличающийся тем, что параллельно первому (9) источнику опорного тока включен идентичный ему дополнительный источник опорного тока, выполненный по идентичной ему схеме на основе каскодного включения полевых транзисторов и содержащий выходной транзистор (26), затвор которого соединен с истоком согласующего транзистора (27) и связан с первой (8) шиной источника питания через вспомогательный резистор (28), причем затвор согласующего транзистора (27) соединен с истоком согласующего транзистора (27) через вспомогательный резистор (28), а сток согласующего транзистора (27) подключен к истоку выходного транзистора (26).

4. Прецизионный арсенид-галлиевый операционный усилитель с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по п.1, отличающийся тем, что токовое зеркало (15) промежуточного каскада согласовано со второй (12) шиной источника питания и содержит первый (29) и второй (30) биполярные транзисторы, эмиттеры которых соединены со второй (12) шиной источника питания, базы объединены и соединены с коллектором первого (29) биполярного транзистора, который является входом токового зеркала (15) промежуточного каскада, а коллектор второго (30) биполярного транзистора является выходом токового зеркала (15) промежуточного каскада.