Операционный усилитель на основе широкозонных полупроводников Российский патент 2024 года по МПК H03F3/45 

Предполагаемое изобретение относится к области радиотехники и может использоваться в качестве базового функционального узла многих устройств автоматики, вычислительной техники, систем связи и приборостроения, в т.ч. работающих при высоких температурах.

В современной микроэлектронике получили широкое распространение операционные усилители (ОУ), которые включают входной дифференциальный каскад на полевых (или биполярных) транзисторах с источником опорного тока в общей истоковой (эмиттерной) цепи и промежуточный каскад, выполненный на основе схемы так называемого «перегнутого» каскода [1-54]. Операционные усилители данного класса имеют широкий диапазон рабочих частот. Кроме этого, у них эффективно используется напряжение питания. Предполагаемое изобретение относится к данному классу ОУ.

В практических схемах ОУ входной дифференциальный каскад реализуется как на биполярных, так и на полевых транзисторах, что определяется используемыми технологическими процессами. Однако, перспективный арсенид-галлиевый техпроцесс [55,56], осваиваемый Минским НИИ радиоматериалов (https://mniirm.by/) и рядом зарубежных фирм, обеспечивает создание только nJFet и биполярных p-n-p транзисторов. Отсутствие n-p-n транзисторов создает схемотехнические проблемы построения GaAs ОУ. Это не позволяет создать GaAs изделия, а также высокотемпературные ОУ на других широкозонных полупроводниках (SiC, GaN и др.) с аналогичным сочетанием доступных активных элементов, востребованные в ряде важных отраслей науки и техники - космическом приборостроении, нефтегазовой, автомобильной и авиационной промышленности.

Ближайшим прототипом (фиг. 1) заявляемого устройства является операционный усилитель, представленный в патенте RU 2766864, 2021 г. Он содержит первый 1 и второй 2 входы устройства, а также потенциальный выход 3, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами и токовым входом 7 для установления статического режима, сдвоенный источник опорного тока 8, включенный между токовым входом 7 для установления статического режима входного дифференциального каскада 4 и первой 9 шиной источника питания, первый 10 полевой транзистор промежуточного каскада, сток которого соединен с первым 5 токовым выходом входного дифференциального каскада 4, затвор связан со второй 11 шиной источника питания, а исток соединен со второй 11 шиной источника питания через первый 12 токостабилизирующий резистор, второй 13 полевой транзистор промежуточного каскада, сток которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через второй 14 токостабилизирующий резистор, третий 15 полевой транзистор промежуточного каскада, сток которого соединен с первым 5 токовым выходом входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через третий 16 токостабилизирующий резистор, четвертый 17 полевой транзистор промежуточного каскада, сток которого подключен ко второму 6 токовому выходу входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через четвертый 18 токостабилизирующий резистор, пятый 19 полевой транзистор промежуточного каскада, сток которого согласован с общей шиной источников питания, исток связан с первым 5 токовым выходом входного дифференциального каскада 4, а затвор подключен к истоку третьего 15 полевого транзистора промежуточного каскада, шестой 20 полевой транзистор промежуточного каскада, сток которого подключен ко входу буферного усилителя 21 и через двухполюсник каскодной динамической нагрузки 22 на полевых транзисторах связан с первой 9 шиной источника питания, а затвор соединен с истоком четвертого 17 полевого транзистора промежуточного каскада, причем двухполюсник каскодной динамической нагрузки 22 содержит первый 23 выходной вспомогательный полевой транзистор, сток которого связан с первой 9 шиной источника питания, затвор соединен с истоком первого 24 входного вспомогательного полевого транзистора, а исток подключен к стоку первого 24 входного вспомогательного полевого транзистора, между истоком первого 24 входного вспомогательного полевого транзистора и затвором первого 24 входного вспомогательного полевого транзистора, связанного с шестым 20 полевым транзистором промежуточного каскада, включен пятый 25 токостабилизирующий резистор, причем сдвоенный источник опорного тока 8 содержит второй 26 выходной и второй 27 входной вспомогательные полевые транзисторы, шестой 28 токостабилизирующий резистор, включенный между истоком второго 27 входного вспомогательного полевого транзистора и затвором второго 27 входного вспомогательного полевого транзистора, связанным с токовым входом 7 для установления статического режима входного дифференциального каскада 4, а также третий 29 выходной и третий 30 входной вспомогательные полевые транзисторы, седьмой 31 токостабилизирующий резистор, включенный между истоком третьего 30 входного вспомогательного полевого транзистора и затвором третьего 30 входного вспомогательного полевого транзистора, который соединен с токовым входом 7 для установления статического режима входного дифференциального каскада 4, причем выход буферного усилителя 21 соединен с выходом устройства 3.

Существенный недостаток ОУ - прототипа состоит в том, что он не реализуется в рамках перспективного арсенид-галлиевого технологического процесса [55,56] из-за отсутствия арсенид-галлиевых комплементарных полевых транзисторов.

Основная задача предполагаемого изобретения состоит в создании схемы прецизионного операционного усилителя с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по напряжению в рамках совмещенного GaAs технологического процесса, разрешающего использовать только p-n-p биполярные и nJFet полевые транзисторы.

Поставленная задача достигается тем, что в операционном усилителе фиг. 1, содержащем первый 1 и второй 2 входы устройства, а также потенциальный выход 3, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами и токовым входом 7 для установления статического режима, сдвоенный источник опорного тока 8, включенный между токовым входом 7 для установления статического режима входного дифференциального каскада 4 и первой 9 шиной источника питания, первый 10 полевой транзистор промежуточного каскада, сток которого соединен с первым 5 токовым выходом входного дифференциального каскада 4, затвор связан со второй 11 шиной источника питания, а исток соединен со второй 11 шиной источника питания через первый 12 токостабилизирующий резистор, второй 13 полевой транзистор промежуточного каскада, сток которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через второй 14 токостабилизирующий резистор, третий 15 полевой транзистор промежуточного каскада, сток которого соединен с первым 5 токовым выходом входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через третий 16 токостабилизирующий резистор, четвертый 17 полевой транзистор промежуточного каскада, сток которого подключен ко второму 6 токовому выходу входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через четвертый 18 токостабилизирующий резистор, пятый 19 полевой транзистор промежуточного каскада, сток которого согласован с общей шиной источников питания, исток связан с первым 5 токовым выходом входного дифференциального каскада 4, а затвор подключен к истоку третьего 15 полевого транзистора промежуточного каскада, шестой 20 полевой транзистор промежуточного каскада, сток которого подключен ко входу буферного усилителя 21 и через двухполюсник каскодной динамической нагрузки 22 на полевых транзисторах связан с первой 9 шиной источника питания, а затвор соединен с истоком четвертого 17 полевого транзистора промежуточного каскада, причем двухполюсник каскодной динамической нагрузки 22 содержит первый 23 выходной вспомогательный полевой транзистор, сток которого связан с первой 9 шиной источника питания, затвор соединен с истоком первого 24 входного вспомогательного полевого транзистора, а исток подключен к стоку первого 24 входного вспомогательного полевого транзистора, между истоком первого 24 входного вспомогательного полевого транзистора и затвором первого 24 входного вспомогательного полевого транзистора, связанного с шестым 20 полевым транзистором промежуточного каскада, включен пятый 25 токостабилизирующий резистор, причем сдвоенный источник опорного тока 8 содержит второй 26 выходной и второй 27 входной вспомогательные полевые транзисторы, шестой 28 токостабилизирующий резистор, включенный между истоком второго 27 входного вспомогательного полевого транзистора и затвором второго 27 входного вспомогательного полевого транзистора, связанным с токовым входом 7 для установления статического режима входного дифференциального каскада 4, а также третий 29 выходной и третий 30 входной вспомогательные полевые транзисторы, седьмой 31 токостабилизирующий резистор, включенный между истоком третьего 30 входного вспомогательного полевого транзистора и затвором третьего 30 входного вспомогательного полевого транзистора, который соединен с токовым входом 7 для установления статического режима входного дифференциального каскада 4, причем выход буферного усилителя 21 соединен с выходом устройства 3, предусмотрены новые элементы и связи между ними - входной дифференциальный каскад 4 выполнен на первом 32 и втором 33 входных биполярных арсенид-галлиевых транзисторах, эмиттеры которых объединены и подключены к токовому входу 7 для установления статического режима входного дифференциального каскада 4, база первого 32 входного биполярного арсенид-галлиевого транзистора соединена с первым 1 входом устройства, а его коллектор соединен с первым 5 токовым выходом входного дифференциального каскада 4, база второго 33 входного биполярного арсенид-галлиевого транзистора соединена со вторым 2 входом устройства, а его коллектор подключен ко второму 6 токовому выходу входного дифференциального каскада 4, исток шестого 20 полевого транзистора промежуточного каскада соединен с базой первого 34 дополнительного биполярного арсенид-галлиевого транзистора, исток пятого 19 полевого транзистора промежуточного каскада соединен с базой второго 35 дополнительного биполярного арсенид-галлиевого транзистора, коллекторы первого 34 и второго 35 дополнительных биполярных арсенид-галлиевых транзисторов согласованы со второй 11 шиной источника питания, а объединенные эмиттеры первого 34 и второго 35 дополнительных биполярных арсенид-галлиевых транзисторов связаны с первой 9 шиной источника питания через дополнительный источник опорного тока 36.

На фиг. 1 показана схема операционного усилителя - прототипа.

На фиг. 2 приведена схема заявляемого арсенид-галлиевого операционного усилителя по п.1 и п.2 формулы изобретения.

На фиг. 3 представлен статический режим GaAs ОУ фиг. 2 в среде LTspice при t=27°C, Vcc=10 В, Vee=-10 В, R₁÷R₇=5 кОм, R₈=2 кОм, C_к=2 пФ и ширине канала полевых транзисторов 10 мкм. Здесь систематическая составляющая напряжения смещения нуля U_см=179 мкВ.

На фиг. 4 показан статический режим ОУ фиг. 2 в среде LTspice при t=27°C, Vcc=10 В, Vee=-10 В, R₁÷R₇=5 кОм, подобранном резисторе R₈=2,133 кОм, C_к=2 пФ. Ширина канала полевых транзисторов 10 мкм. Здесь U_см=3 мкВ.

На фиг. 5 приведен статический режим ОУ фиг. 2 в среде LTspice при t=27°C, Vcc=10 В, Vee=-10 В, C_к=2 пФ и ширине канала полевых транзисторов 10 мкм, для случая, когда дополнительный источник опорного тока 36 выполнен в виде двух параллельно включенных идентичных источников опорного тока на транзисторах VT12-1, VT12-2, VT13-1, VT13-2, а все резисторы ОУ - одинаковы (R₁÷R₉=5 кОм). Здесь U_см=318 мкВ.

Операционный усилитель на основе широкозонных полупроводников фиг. 2 содержит первый 1 и второй 2 входы устройства, а также потенциальный выход 3, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами и токовым входом 7 для установления статического режима, сдвоенный источник опорного тока 8, включенный между токовым входом 7 для установления статического режима входного дифференциального каскада 4 и первой 9 шиной источника питания, первый 10 полевой транзистор промежуточного каскада, сток которого соединен с первым 5 токовым выходом входного дифференциального каскада 4, затвор связан со второй 11 шиной источника питания, а исток соединен со второй 11 шиной источника питания через первый 12 токостабилизирующий резистор, второй 13 полевой транзистор промежуточного каскада, сток которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через второй 14 токостабилизирующий резистор, третий 15 полевой транзистор промежуточного каскада, сток которого соединен с первым 5 токовым выходом входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через третий 16 токостабилизирующий резистор, четвертый 17 полевой транзистор промежуточного каскада, сток которого подключен ко второму 6 токовому выходу входного дифференциального каскада 4, затвор соединен со второй 11 шиной источника питания, а исток связан со второй 11 шиной источника питания через четвертый 18 токостабилизирующий резистор, пятый 19 полевой транзистор промежуточного каскада, сток которого согласован с общей шиной источников питания, исток связан с первым 5 токовым выходом входного дифференциального каскада 4, а затвор подключен к истоку третьего 15 полевого транзистора промежуточного каскада, шестой 20 полевой транзистор промежуточного каскада, сток которого подключен ко входу буферного усилителя 21 и через двухполюсник каскодной динамической нагрузки 22 на полевых транзисторах связан с первой 9 шиной источника питания, а затвор соединен с истоком четвертого 17 полевого транзистора промежуточного каскада, причем двухполюсник каскодной динамической нагрузки 22 содержит первый 23 выходной вспомогательный полевой транзистор, сток которого связан с первой 9 шиной источника питания, затвор соединен с истоком первого 24 входного вспомогательного полевого транзистора, а исток подключен к стоку первого 24 входного вспомогательного полевого транзистора, между истоком первого 24 входного вспомогательного полевого транзистора и затвором первого 24 входного вспомогательного полевого транзистора, связанного с шестым 20 полевым транзистором промежуточного каскада, включен пятый 25 токостабилизирующий резистор, причем сдвоенный источник опорного тока 8 содержит второй 26 выходной и второй 27 входной вспомогательные полевые транзисторы, шестой 28 токостабилизирующий резистор, включенный между истоком второго 27 входного вспомогательного полевого транзистора и затвором второго 27 входного вспомогательного полевого транзистора, связанным с токовым входом 7 для установления статического режима входного дифференциального каскада 4, а также третий 29 выходной и третий 30 входной вспомогательные полевые транзисторы, седьмой 31 токостабилизирующий резистор, включенный между истоком третьего 30 входного вспомогательного полевого транзистора и затвором третьего 30 входного вспомогательного полевого транзистора, который соединен с токовым входом 7 для установления статического режима входного дифференциального каскада 4, причем выход буферного усилителя 21 соединен с выходом устройства 3. Входной дифференциальный каскад 4 выполнен на первом 32 и втором 33 входных биполярных арсенид-галлиевых транзисторах, эмиттеры которых объединены и подключены к токовому входу 7 для установления статического режима входного дифференциального каскада 4, база первого 32 входного биполярного арсенид-галлиевого транзистора соединена с первым 1 входом устройства, а его коллектор соединен с первым 5 токовым выходом входного дифференциального каскада 4, база второго 33 входного биполярного арсенид-галлиевого транзистора соединена со вторым 2 входом устройства, а его коллектор подключен ко второму 6 токовому выходу входного дифференциального каскада 4, исток шестого 20 полевого транзистора промежуточного каскада соединен с базой первого 34 дополнительного биполярного арсенид-галлиевого транзистора, исток пятого 19 полевого транзистора промежуточного каскада соединен с базой второго 35 дополнительного биполярного арсенид-галлиевого транзистора, коллекторы первого 34 и второго 35 дополнительных биполярных арсенид-галлиевых транзисторов согласованы со второй 11 шиной источника питания, а объединенные эмиттеры первого 34 и второго 35 дополнительных биполярных арсенид-галлиевых транзисторов связаны с первой 9 шиной источника питания через дополнительный источник опорного тока 36.

На фиг. 2, в соответствии с п. 2 формулы изобретения, дополнительный источник опорного тока 36 выполнен на основе четвертого 37 выходного и четвертого 38 входного вспомогательных полевых транзисторов и восьмого 39 токостабилизирующего резистора, причем сток четвертого 37 полевого выходного вспомогательного полевого транзистора связан с первой 9 шиной источника питания, его исток соединен со стоком четвертого 38 входного вспомогательного полевого транзистора, а затвор подключен к истоку четвертого 38 входного вспомогательного полевого транзистора и через восьмой 39 токостабилизирующий резистор связан с затвором четвертого 38 входного вспомогательного полевого транзистора и объединенными эмиттерами первого 34 и второго 35 дополнительных биполярных арсенид-галлиевых транзисторов. В частном случае (фиг. 5) дополнительный источник опорного тока 36 выполнен на двух параллельно включенных токостабилизирующих двухполюсниках с одинаковыми сопротивлениями резисторов R8-R9=5 кОм.

Рассмотрим работу заявляемого ОУ фиг. 2.

Статический режим схемы ОУ на фиг. 2 при идентичных стоко-затворных характеристиках полевых транзисторов устанавливается резисторами 12, 14, 16, 18, 25, 28 и 31, которые имеют одинаковое сопротивление. Это является принципиально важным условием получения малых уровней систематической составляющей напряжения смещения нуля для схемы ОУ фиг. 2, т.к. позволяет обеспечить взаимную компенсацию статических токов в высокоимпедансном узле Σ₁, при которых систематическая составляющая U_см, будет близка к нулю.

Если суммарный ток токового входа 7 для установления статического режима входного дифференциального каскада 4 равен I₇=2I₀, то токи первого 5 и второго 6 токовых выходов:

где I₀ - заданное разработчиком значение опорного тока, определяющее статический режим полевых транзисторов схемы ОУ,

I_бn - ток базы первого 32 и второго 33 входных биполярных арсенид-галлиевых транзисторов входного дифференциального каскада 4.

На основе второго закона Кирхгофа можно найти токи истока (I_s) и стока (I_d) шестого 20 и пятого 19 полевых транзисторов промежуточного каскада:

I_s20=I_d20 - ток истока и стока шестого 20 полевого транзистора промежуточного каскада,

I_d17, I_d14 - токи стока четвертого 17 и второго 13 полевых транзисторов промежуточного каскада,

I_к33 - ток коллектора второго 33 входного биполярного арсенид-галлиевого транзистора,

I_б34 - ток базы первого 34 дополнительного биполярного арсенид-галлиевого транзистора.

Причем I_б34=I_бn, I_к33=I₆=I₀-I_бn. Как следствие,

Поэтому разностный ток ΔI_Σ1 в высокоимпедансном узле Σ₁ (при нулевом входном токе буферного усилителя 21), определяющий систематическую составляющую напряжения смещения нуля (U_см)

где I_R25=I₀ - ток в пятом 25 токостабилизирующем резисторе.

Причем

где g_DK - крутизна усиления подсхемы, расположенной между входами 1 и 2 устройства и высокоимпедансным узлом Σ₁.

Подставляя в формулу (6) уравнения для токов I_R25 и I_d20, находим, что U_см≈0.

Полученные уравнения позволяют объяснить эффект уменьшения систематической составляющей напряжения смещения нуля в заявляемом ОУ. Если исключить из схемы фиг. 2 первый 34 и второй 35 дополнительные биполярные арсенид-галлиевые транзисторы, которые отсутствуют в ОУ-прототипе, то в известной схеме

Таким образом, в предлагаемом ОУ обеспечиваются экстремально малые значения систематической составляющей напряжения смещения нуля.

Дополнительный источник опорного тока 36 может быть выполнен по схеме на чертеже фиг.2 или по схеме на чертеже фиг. 5. В первом случае восьмой 39 токостабилизирующий резистор должен иметь меньшее значение сопротивления, чем остальные резисторы в схеме ОУ. Во втором случае все резисторы схемы ОУ имеют одинаковое сопротивление.

Таким образом, предлагаемая схема арсенид-галлиевого ОУ характеризуется экстремально низкой чувствительностью напряжения смещения нуля к абсолютным значениям идентичных сопротивлений токостабилизирующих резисторов 12, 14, 16, 18, 25, 28, 31. Данный эффект, подтвержденный компьютерным моделированием, обеспечивается предлагаемой схемой ОУ, в которой выполняются условия компенсации погрешности входного дифференциального каскада из-за токов базы входных биполярных BJT транзисторов.

Рассмотренная схема ОУ может быть реализована и на других широкозонных полупроводниках (SiC, GaN), имеющих такое же сочетание разрешенных к применению активных элементов.

Следовательно, заявляемое устройство имеет существенные преимущества в сравнении с ОУ-прототипом.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

Операционные усилители на «перегнутом» каскоде и входным ДК на pnp транзисторах

1. Патент US 6448583, fig.4, fig.5, fig.6, 2002 г.

2. Патент US 5091701, fig.1, 1992 г.

3. Патент US 5420542, fig.1A, 1995 г.

4. Патент US 5389894, fig.1, 1995 г.

5. Патент US 7545213, fig. 2, 2009 г.

6. Патент US 5282242, fig.2, 1994 г.

7. Патент US 6696888, fig.17, 2004 г .

8. Патент US 4293824, fig.2, 1981 г.

9. Патент US 7411451, fig. 1, 2008 г.

10. Патент RU 2354041, fig.2, 2009 г.

11. Патент US 6501333, fig.1, 2002 г.

12. Патент US 6456162, fig. 3, 2002 г.

13. Патент US 6542030, fig.2, 2003 г.

14. Патент US 3979069, fig.2, 1976 г.

15. Патент RU 2331969, fig.1, 2008 г.

16. Патент EP 0 586251, fig.2, 1994 г.

17. Патент US 3979689, fig.2, 1976 г.

18. Патент US 4600893, fig.7, 1986 г.

19. Патент US 5418491, fig.2, 1995 г.

20. Патент US 4406990, fig.4, 1983 г.

21. Патент US 5422600, fig.2, 1995 г.

22. Патент US 6218900, fig.1, 2001 г.

23. Патентная заявка US 2006/0202762, fig.2, 2006 г.

Операционные усилители на «перегнутом» каскоде с входным ДК на npn транзисторах

24. Патент РФ 2310268, fig.1, fig.2, 2007 г.

25. Патент US 6529076, 2001 г.

26. Патент US 4600893, fig.6, 1986 г.

27. Патент US 2009/0256634, fig.1, 2009 г.

28. Патент US 6734737, fig.7, 2004 г.

29. Патент US 6483382, fig.1, fig.2, 2002 г.

30. Патент US 6304143, fig.1, 2001 г.

31. Патент JP 2009201119 A, fig.1, fig.2, 2009 г.

32. Патент US 5786729, fig.1, fig.2, 1998 г.

33. Патент RU 2421884, fig.1, 2011 г.

34. Патент US 7005921, fig.1B, 2006 г.

35. Патент US 6965266, fig. 1, 2005 г.

36. Патентная заявка US 2008/0024224, fig.1, 2008 г.

37. Патент US 6300831, fig.1, fig. 2, 2001 г.

38. Патент US 6788143, fig. 2, 2004 г.

39. Патент US 4959622, fig.18, 1990 г.

40. Патент US 5327100, fig.2, 1994 г.

Операционные усилители на «перегнутом» каскоде и входным ДК на полевых транзисторах

41. Патент US 5734296, fig.3, 2008 г.

42. Патент US 4406990, fig.6, 1983 г.

43. Патент US 6580325, fig.35, fig.36, 2003 г.

44. Патент US 6788143, fig.1, fig.4, 2004 г.

45. Патент US 4829266, fig. 10, 1989 г.

46. Патент US 7898330, fig. 1, 2011 г.

47. Патент US 4387309, 1983 г.

48. Патент US 6084475, fig.1, 2000 г.

49. Патентная заявка US 2005/0001682, fig.3, 2005 г.

50. Патент US 6717474, fig.4, 2004 г.

51. Патент US 6018268, fig.1, 2000 г.

52. Патент US 6714076, fig.2, 2004 г.

53. Патент EP 1227580, fig. 1, 2002 г.

Серийные ОУ на «перегнутых» каскодах

54. 154УД3, HA2520, HA5190, OP90, AD797, AD8631, AD8632, AD817, HA-2500, 140УД30, OPA42, LT1226.

Статья по арсенид-галлиевым микросхемам

55. Унифицированные схемотехнические решения аналоговых арсенид-галлиевых микросхем / Дворников О.В., Павлючик А.А., Прокопенко Н.Н., Чеховский В.А., Кунц А.В., Чумаков В.Е. // Известия вузов. Электроника. 2022. Т. 27. № 4. С. 475-488. DOI: https://doi.org/10.24151/1561-5405-2022-27-4-475-488.

56. Дворников О.В., Павлючик А.А., Прокопенко Н.Н., Чеховский В.А., Кунц А.В., Чумаков В.Е. Арсенид-галлиевый аналоговый базовый кристалл // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 47-54. doi:10.31114/2078-7707-2021-2-47-54.

Изобретение относится к области радиотехники. Технический результат: создание схемы прецизионного операционного усилителя с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по напряжению в рамках совмещенного GaAs технологического процесса, разрешающего использовать только p-n-p биполярные и nJFet полевые транзисторы. Такой результат обеспечивается за счет того, что входной дифференциальный каскад операционного усилителя выполнен на двух входных биполярных арсенид-галлиевых транзисторах, при этом коллектор первого такого транзистора соединен с первым токовым выходом входного дифференциального каскада, а коллектор второго - со вторым токовым выходом входного дифференциального каскада, эмиттеры этих транзисторов объединены и подключены к токовому входу, исток шестого полевого транзистора промежуточного каскада соединен с базой первого дополнительного биполярного арсенид-галлиевого транзистора, исток пятого полевого транзистора промежуточного каскада соединен с базой второго дополнительного биполярного арсенид-галлиевого транзистора, коллекторы дополнительных биполярных арсенид-галлиевых транзисторов согласованы со второй шиной источника питания, а их эмиттеры связаны с первой шиной источника питания через дополнительный источник опорного тока. 1 з.п. ф-лы, 5 ил.

1. Операционный усилитель на основе широкозонных полупроводников, содержащий первый (1) и второй (2) входы устройства, а также потенциальный выход (3), входной дифференциальный каскад (4) с первым (5) и вторым (6) токовыми выходами и токовым входом (7) для установления статического режима, сдвоенный источник опорного тока (8), включенный между токовым входом (7) для установления статического режима входного дифференциального каскада (4) и первой (9) шиной источника питания, первый (10) полевой транзистор промежуточного каскада, сток которого соединен с первым (5) токовым выходом входного дифференциального каскада (4), затвор связан со второй (11) шиной источника питания, а исток соединен со второй (11) шиной источника питания через первый (12) токостабилизирующий резистор, второй (13) полевой транзистор промежуточного каскада, сток которого соединен со вторым (6) токовым выходом входного дифференциального каскада (4), затвор соединен со второй (11) шиной источника питания, а исток связан со второй (11) шиной источника питания через второй (14) токостабилизирующий резистор, третий (15) полевой транзистор промежуточного каскада, сток которого соединен с первым (5) токовым выходом входного дифференциального каскада (4), затвор соединен со второй (11) шиной источника питания, а исток связан со второй (11) шиной источника питания через третий (16) токостабилизирующий резистор, четвертый (17) полевой транзистор промежуточного каскада, сток которого подключен ко второму (6) токовому выходу входного дифференциального каскада (4), затвор соединен со второй (11) шиной источника питания, а исток связан со второй (11) шиной источника питания через четвертый (18) токостабилизирующий резистор, пятый (19) полевой транзистор промежуточного каскада, сток которого согласован с общей шиной источников питания, исток связан с первым (5) токовым выходом входного дифференциального каскада (4), а затвор подключен к истоку третьего (15) полевого транзистора промежуточного каскада, шестой (20) полевой транзистор промежуточного каскада, сток которого подключен ко входу буферного усилителя (21) и через двухполюсник каскодной динамической нагрузки (22) на полевых транзисторах связан с первой (9) шиной источника питания, а затвор соединен с истоком четвертого (17) полевого транзистора промежуточного каскада, причем двухполюсник каскодной динамической нагрузки (22) содержит первый (23) выходной вспомогательный полевой транзистор, сток которого связан с первой (9) шиной источника питания, затвор соединен с истоком первого (24) входного вспомогательного полевого транзистора, а исток подключен к стоку первого (24) входного вспомогательного полевого транзистора, между истоком первого (24) входного вспомогательного полевого транзистора и затвором первого (24) входного вспомогательного полевого транзистора, связанного с шестым (20) полевым транзистором промежуточного каскада, включен пятый (25) токостабилизирующий резистор, причем сдвоенный источник опорного тока (8) содержит второй (26) выходной и второй (27) входной вспомогательные полевые транзисторы, шестой (28) токостабилизирующий резистор, включенный между истоком второго (27) входного вспомогательного полевого транзистора и затвором второго (27) входного вспомогательного полевого транзистора, связанным с токовым входом (7) для установления статического режима входного дифференциального каскада (4), а также третий (29) выходной и третий (30) входной вспомогательные полевые транзисторы, седьмой (31) токостабилизирующий резистор, включенный между истоком третьего (30) входного вспомогательного полевого транзистора и затвором третьего (30) входного вспомогательного полевого транзистора, который соединен с токовым входом (7) для установления статического режима входного дифференциального каскада (4), причем выход буферного усилителя (21) соединен с выходом устройства (3), отличающийся тем, что входной дифференциальный каскад (4) выполнен на первом (32) и втором (33) входных биполярных арсенид-галлиевых транзисторах, эмиттеры которых объединены и подключены к токовому входу (7) для установления статического режима входного дифференциального каскада (4), база первого (32) входного биполярного арсенид-галлиевого транзистора соединена с первым (1) входом устройства, а его коллектор соединен с первым (5) токовым выходом входного дифференциального каскада (4), база второго (33) входного биполярного арсенид-галлиевого транзистора соединена со вторым (2) входом устройства, а его коллектор подключен ко второму (6) токовому выходу входного дифференциального каскада (4), исток шестого (20) полевого транзистора промежуточного каскада соединен с базой первого (34) дополнительного биполярного арсенид-галлиевого транзистора, исток пятого (19) полевого транзистора промежуточного каскада соединен с базой второго (35) дополнительного биполярного арсенид-галлиевого транзистора, коллекторы первого (34) и второго (35) дополнительных биполярных арсенид-галлиевых транзисторов согласованы со второй (11) шиной источника питания, а объединенные эмиттеры первого (34) и второго (35) дополнительных биполярных арсенид-галлиевых транзисторов связаны с первой (9) шиной источника питания через дополнительный источник опорного тока (36).

2. Операционный усилитель на основе широкозонных полупроводников по п.1, отличающийся тем, что дополнительный источник опорного тока (36) выполнен на основе четвертого (37) выходного и четвертого (38) входного вспомогательных полевых транзисторов и восьмого (39) токостабилизирующего резистора, причем сток четвертого (37) полевого выходного вспомогательного полевого транзистора связан с первой (9) шиной источника питания, его исток соединен со стоком четвертого (38) входного вспомогательного полевого транзистора, а затвор подключен к истоку четвертого (38) входного вспомогательного полевого транзистора и через восьмой (39) токостабилизирующий резистор связан с затвором четвертого (38) входного вспомогательного полевого транзистора и объединенными эмиттерами первого (34) и второго (35) дополнительных биполярных арсенид-галлиевых транзисторов.