Арсенид-галлиевый операционный усилитель с повышенным коэффициентом усиления и малым уровнем систематической составляющей напряжения смещения нуля Российский патент 2024 года по МПК H03F3/45 

Предлагаемое изобретение относится к области радиотехники и может использоваться в качестве базового аналогового узла многих устройств автоматики, вычислительной техники, систем связи и приборостроения, в т.ч. работающих при высоких температурах.

В современной микроэлектронике получили широкое распространение операционные усилители (ОУ), которые включают входной дифференциальный каскад на полевых (или биполярных) транзисторах с источником опорного тока в общей истоковой (эмиттерной) цепи и промежуточный каскад, выполненный на основе схемы так называемого «перегнутого» каскода [1-54]. Операционные усилители данного класса имеют широкий диапазон рабочих частот, а при использовании JFet входных транзисторов – экстремально низкий уровень шумов. Кроме этого, у них эффективно используется напряжение питания. Предлагаемое изобретение относится к данному классу ОУ.

В практических схемах ОУ входной дифференциальный каскад реализуется как на биполярных, так и на полевых транзисторах, что определяется используемыми технологическими процессами. Однако, перспективный арсенид-галлиевый техпроцесс [55,56], осваиваемый Минским НИИ радиоматериалов (https://mniirm.by/) и рядом зарубежных фирм, обеспечивает создание только nJFet полевых и p-n-p биполярных транзисторов. Отсутствие n-p-n транзисторов создает схемотехнические проблемы построения GaAs ОУ. Это не позволяет создать высокотемпературные GaAs ОУ, а также высокотемпературные ОУ на других широкозонных полупроводниках (SiC, GaN и др.) с аналогичным сочетанием доступных активных элементов, востребованные в ряде важных отраслей науки и техники - космическом приборостроении, нефтегазовой, автомобильной и авиационной промышленности.

Ближайшим прототипом (фиг. 1) заявляемого устройства является операционный усилитель, представленный в публикации «Bob Cordell. LSK489 Application Note. Low Noise Dual Monolithic JFET. URL: https://www.cordellaudio.com/JFETs/LSK489appnote.pdf. 16 p., fig. 10». Данная схема ОУ представлена также в патенте US 4.406.990, fig. 6 1983 г. ОУ-прототип содержит первый 1 и второй 2 входы, а также потенциальный выход 3 устройства, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами, общий токовый вход которого 7 для установления статического режима транзисторов связан с первой 8 шиной источника питания через первый 9 источник опорного тока, первый 10 выходной транзистор промежуточного каскада, эмиттер которого соединен с первым 5 токовым выходом входного дифференциального каскада 4 и через первый 11 токостабилизирующий резистор подключен ко второй 12 шине источника питания, второй 13 выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4 и через второй 14 токостабилизирующий резистор связан со второй 12 шиной источника питания, причем база первого 10 выходного транзистора промежуточного каскада соединена с базой второго 13 выходного транзистора промежуточного каскада, токовое зеркало 15 промежуточного каскада, выходной транзистор 16, эмиттер которого соединен с выходом устройства 3 и через второй 17 источник опорного тока связан со второй 12 шиной источника питания, а коллектор соединен с первой 8 шиной источника питания.

Существенный недостаток ОУ – прототипа состоит в том, что он не реализуется в рамках арсенид-галлиевого технологического процесса [55,56] из-за отсутствия n-p-n арсенид-галлиевых биполярных транзисторов. Кроме этого, известный ОУ характеризуется повышенным уровнем систематической составляющей напряжения смещения нуля (U_см), что обусловлено применяемой в нем схемой установления статического режима на базах первого 10 и второго 13 выходных биполярных транзисторов промежуточного каскада.

Основная задача предлагаемого изобретения состоит в создании схемы прецизионного операционного усилителя с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по напряжению в рамках совмещенного GaAs технологического процесса, разрешающего использовать только nJFet полевые и p-n-p биполярные транзисторы.

Поставленные задачи достигаются тем, что в операционном усилителе фиг. 1, содержащем первый 1 и второй 2 входы, а также потенциальный выход 3 устройства, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами, общий токовый вход которого 7 для установления статического режима транзисторов связан с первой 8 шиной источника питания через первый 9 источник опорного тока, первый 10 выходной транзистор промежуточного каскада, эмиттер которого соединен с первым 5 токовым выходом входного дифференциального каскада 4 и через первый 11 токостабилизирующий резистор подключен ко второй 12 шине источника питания, второй 13 выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4 и через второй 14 токостабилизирующий резистор связан со второй 12 шиной источника питания, причем база первого 10 выходного транзистора промежуточного каскада соединена с базой второго 13 выходного транзистора промежуточного каскада, токовое зеркало 15 промежуточного каскада, выходной транзистор 16, эмиттер которого соединен с выходом устройства 3 и через второй 17 источник опорного тока связан со второй 12 шиной источника питания, а коллектор соединен с первой 8 шиной источника питания, предусмотрены новые элементы и связи между ними – в схему введены первый 18 и второй 19 дополнительные биполярные транзисторы, объединенные эмиттеры которых соединены с затвором дополнительного полевого транзистора 20 и через дополнительный резистор 21 подключены к объединенным базам первого 10 и второго 13 выходных транзисторов промежуточного каскада, которые соединены с истоком дополнительного полевого транзистора 20, сток дополнительного полевого транзистора 20 подключен ко второй 12 шине источника питания, база первого 18 дополнительного биполярного транзистора соединена с коллектором первого 10 выходного транзистора промежуточного каскада и через третий 22 источник опорного тока соединена с первой 8 шиной источника питания, база второго 19 дополнительного биполярного транзистора соединена с коллектором второго 13 выходного транзистора промежуточного каскада и через четвертый 23 источник опорного тока связана с первой 8 шиной источника питания, коллектор первого 18 дополнительного биполярного транзистора соединен с первой 8 шиной источника питания через пятый 24 источник опорного тока и связан со входом токового зеркала 15 промежуточного каскада, неинвертирующий выход которого подключен к выходу 3 устройства, а инвертирующий выход соединен с коллектором второго 19 дополнительного биполярного транзистора и базой выходного транзистора 16 и через шестой 25 источник опорного тока соединен с первой 8 шиной источника питания.

На чертеже фиг. 1 показана схема операционного усилителя – прототипа.

На чертеже фиг. 2 представлена схема заявляемого операционного усилителя в соответствии с п.1 и п.3 формулы изобретения.

На чертеже фиг. 3 приведена схема первого 9, второго 17, третьего 22, четвертого 23, пятого 24, шестого 25 идентичных источников опорного тока на арсенид-галлиевых полевых транзисторах 26 и 27 и резисторе 28, применяемых в ОУ фиг. 2 в соответствии с п.2 и п.3 формулы изобретения

На чертеже фиг. 4 показан статический режим ОУ фиг. 2 в среде LTSpice на GaAs транзисторах при 27°С, источниках опорного тока на полевых транзисторах I1=I2=I3=I4=I5=I6=I7=200мкА, R1=R2=R3=1кОм.

На чертеже фиг. 5 представлена логарифмическая амплитудно-частотная характеристика коэффициента усиления по напряжению ОУ на чертеже фиг. 4.

Арсенид-галлиевый операционный усилитель с повышенным коэффициентом усиления и малым уровнем систематической составляющей напряжения смещения нуля фиг. 2 содержит первый 1 и второй 2 входы, а также потенциальный выход 3 устройства, входной дифференциальный каскад 4 с первым 5 и вторым 6 токовыми выходами, общий токовый вход которого 7 для установления статического режима транзисторов связан с первой 8 шиной источника питания через первый 9 источник опорного тока, первый 10 выходной транзистор промежуточного каскада, эмиттер которого соединен с первым 5 токовым выходом входного дифференциального каскада 4 и через первый 11 токостабилизирующий резистор подключен ко второй 12 шине источника питания, второй 13 выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым 6 токовым выходом входного дифференциального каскада 4 и через второй 14 токостабилизирующий резистор связан со второй 12 шиной источника питания, причем база первого 10 выходного транзистора промежуточного каскада соединена с базой второго 13 выходного транзистора промежуточного каскада, токовое зеркало 15 промежуточного каскада, выходной транзистор 16, эмиттер которого соединен с выходом устройства 3 и через второй 17 источник опорного тока связан со второй 12 шиной источника питания, а коллектор соединен с первой 8 шиной источника питания, отличающийся тем, что в схему введены первый 18 и второй 19 дополнительные биполярные транзисторы, объединенные эмиттеры которых соединены с затвором дополнительного полевого транзистора 20 и через дополнительный резистор 21 подключены к объединенным базам первого 10 и второго 13 выходных транзисторов промежуточного каскада, которые соединены с истоком дополнительного полевого транзистора 20, сток дополнительного полевого транзистора 20 подключен ко второй 12 шине источника питания, база первого 18 дополнительного биполярного транзистора соединена с коллектором первого 10 выходного транзистора промежуточного каскада и через третий 22 источник опорного тока соединена с первой 8 шиной источника питания, база второго 19 дополнительного биполярного транзистора соединена с коллектором второго 13 выходного транзистора промежуточного каскада и через четвертый 23 источник опорного тока связана с первой 8 шиной источника питания, коллектор первого 18 дополнительного биполярного транзистора соединен с первой 8 шиной источника питания через пятый 24 источник опорного тока и связан со входом токового зеркала 15 промежуточного каскада, неинвертирующий выход которого подключен к выходу 3 устройства, а инвертирующий выход соединен с коллектором второго 19 дополнительного биполярного транзистора и базой выходного транзистора 16 и через шестой 25 источник опорного тока соединен с первой 8 шиной источника питания.

На чертежах фиг. 2 (в соответствии с п. 2 формулы изобретения) и фиг. 3 (в соответствии с п. 3 формулы изобретения), первый 9, второй 17, третий 22, четвертый 23, пятый 24, шестой 25 источники опорного тока выполнены по идентичным схемам на основе каскодного включения полевых транзисторов с управляющим p-n переходом, каждая из которых содержит выходной полевой транзистор 26, затвор которого соединен с истоком согласующего полевого транзистора 27 и связан с первой 8 шиной источника питания через вспомогательный резистор 28, причем затвор согласующего полевого транзистора 27 соединен с истоком согласующего полевого транзистора 27 через вспомогательный резистор 28, а сток согласующего полевого транзистора 27 подключен к истоку выходного полевого транзистора 26.

Кроме этого, на чертеже фиг. 2, в соответствии с п. 3 формулы изобретения, параллельно первому 9 источнику опорного тока включен идентичный ему дополнительный источник опорного тока 29, выполненный по идентичной ему схеме на основе каскодного включения полевых транзисторов и содержащий выходной полевой транзистор 26, затвор которого соединен с истоком согласующего полевого транзистора 27 и связан с первой 8 шиной источника питания через вспомогательный резистор 28, причем затвор согласующего полевого транзистора 27 соединен с истоком согласующего полевого транзистора 27 через вспомогательный резистор 28, а сток согласующего полевого транзистора 27 подключен к истоку выходного полевого транзистора 26.

На чертеже фиг. 2 токовое зеркало 15 промежуточного каскада, выполненное на транзисторах 30 и 31, имеет неинвертирующий 32 и инвертирующий 33 токовые выходы.

Рассмотрим работу заявляемого ОУ фиг. 2.

Предлагаемая схема арсенид-галлиевого ОУ характеризуется экстремально низкой чувствительностью напряжения смещения нуля к абсолютным значениям идентичных сопротивлений применяемых резисторов 11, 14 и численным значениям тока общего токового входа 7, по которому устанавливается статический режим транзисторов 34 и 35 входного дифференциального каскада 4. Данный эффект, подтвержденный компьютерным моделированием, обеспечивается нетрадиционной схемой установления статического режима на базах первого 10 и второго 13 выходных транзисторов промежуточного каскада, которая использует первый 18 и второй 19 дополнительные биполярные транзисторы, а также дополнительный полевой транзистор 20.

Статический режим схемы ОУ на чертеже фиг. 2 устанавливается источниками опорного тока 9, 17, 22, 23, 24, 25, 29 на полевых транзисторах с управляющим p-n переходом, выполненным по схеме фиг.3. Это является принципиально важным условием получения малых уровней систематической составляющей напряжения смещения нуля для схемы ОУ фиг. 2, т.к. позволяет обеспечить взаимную компенсацию статических токов в высокоимпедансном узле Σ₂, при которых систематическая составляющая U_см будет близка к нулю. Компьютерное моделирование фиг. 4 показывает, что систематическая составляющая напряжения смещения нуля Uсм имеет величину около 100 мкВ.

Таким образом, заявляемое устройство характеризуется существенными преимуществами в сравнении с ОУ-прототипом.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

Операционные усилители на «перегнутом» каскоде и входным ДК на pnp транзисторах

1. Патент US 6448583, fig.4, fig.5, fig.6, 2002 г.

2. Патент US 5091701, fig.1, 1992 г.

3. Патент US 5420542, fig.1A, 1995 г.

4. Патент US 5389894, fig.1, 1995 г.

5. Патент US 7545213, fig. 2, 2009 г.

6. Патент US 5282242, fig.2, 1994 г.

7. Патент US 6696888, fig.17, 2004 г .

8. Патент US 4293824, fig.2, 1981 г.

9. Патент US 7411451, fig. 1, 2008 г.

10. Патент RU 2354041, fig.2, 2009 г.

11. Патент US 6501333, fig.1, 2002 г.

12. Патент US 6456162, fig. 3, 2002 г.

13. Патент US 6542030, fig.2, 2003 г.

14. Патент US 3979069, fig.2, 1976 г.

15. Патент RU 2331969, fig.1, 2008 г.

16. Патент EP 0 586251, fig.2, 1994 г.

17. Патент US 3979689, fig.2, 1976 г.

18. Патент US 4600893, fig.7, 1986 г.

19. Патент US 5418491, fig.2, 1995 г.

20. Патент US 4406990, fig.4, 1983 г.

21. Патент US 5422600, fig.2, 1995 г.

22. Патент US 6218900, fig.1, 2001 г.

23. Патентная заявка US 2006/0202762, fig.2, 2006 г.

Операционные усилители на «перегнутом» каскоде с входным ДК на npn транзисторах

24. Патент РФ 2310268, fig.1, fig.2, 2007 г.

25. Патент US 6529076, 2001 г.

26. Патент US 4600893, fig.6,1986 г.

27. Патент US 2009/0256634, fig.1, 2009 г.

28. Патент US 6734737, fig.7, 2004 г.

29. Патент US 6483382, fig.1, fig.2, 2002 г.

30. Патент US 6304143, fig.1, 2001 г.

31. Патент JP 2009201119 A, fig.1, fig.2, 2009 г.

32. Патент US 5786729, fig.1, fig.2, 1998 г.

33. Патент RU 2421884, fig.1, 2011 г.

34. Патент US 7005921, fig.1B, 2006 г.

35. Патент US 6965266, fig. 1, 2005 г.

36. Патентная заявка US 2008/0024224, fig.1, 2008 г.

37. Патент US 6300831, fig.1, fig. 2, 2001 г.

38. Патент US 6788143, fig. 2, 2004 г.

39. Патент US 4959622, fig.18, 1990 г.

40. Патент US 5327100, fig.2, 1994 г.

Операционные усилители на «перегнутом» каскоде и входным ДК на полевых транзисторах

41. Патент US 5734296, fig.3, 2008 г.

42. Патент US 4406990, fig.6, 1983 г.

43. Патент US 6580325, fig.35, fig.36, 2003 г.

44. Патент US 6788143, fig.1, fig.4, 2004 г.

45. Патент US 4829266, fig. 10, 1989 г.

46. Патент US 7898330, fig. 1, 2011 г.

47. Патент US 4387309, 1983 г.

48. Патент US 6084475, fig.1, 2000 г.

49. Патентная заявка US 2005/0001682, fig.3, 2005 г.

50. Патент US 6717474, fig.4, 2004 г.

51. Патент US 6018268, fig.1, 2000 г.

52. Патент US 6714076, fig.2, 2004 г.

53. Патент EP 1227580, fig. 1, 2002 г.

Серийные ОУ на «перегнутых» каскодах

54. 154УД3, HA2520, HA5190, OP90, AD797, AD8631, AD8632, AD817, HA-2500, 140УД30, OPA42, LT1226.

Статья по арсенид-галлиевым микросхемам

55. Унифицированные схемотехнические решения аналоговых арсенид-галлиевых микросхем / Дворников О.В., Павлючик А.А., Прокопенко Н.Н., Чеховский В.А., Кунц А.В., Чумаков В.Е. // Известия вузов. Электроника. 2022. Т. 27. № 4. С. 475–488. DOI: https://doi.org/10.24151/1561-5405-2022-27-4-475-488.

56. Дворников О.В., Павлючик А.А., Прокопенко Н.Н., Чеховский В.А., Кунц А.В., Чумаков В.Е. Арсенид-галлиевый аналоговый базовый кристалл // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 47-54. doi:10.31114/2078-7707-2021-2-47-54

Изобретение относится к области радиотехники. Технический результат: создание схемы прецизионного операционного усилителя с малым уровнем систематической составляющей напряжения смещения нуля и повышенным коэффициентом усиления по напряжению в рамках совмещенного GaAs технологического процесса, разрешающего использовать только nJFet полевые и p-n-p биполярные транзисторы. Такой результат обеспечивается за счет того, что в схему арсенид-галлиевого операционного усилителя введены первый и второй дополнительные биполярные транзисторы, объединенные эмиттеры которых соединены с затвором дополнительного полевого транзистора и через дополнительный резистор подключены к объединенным базам выходных транзисторов промежуточного каскада, база первого дополнительного биполярного транзистора соединена с коллектором первого выходного транзистора промежуточного каскада и с третьим источником опорного тока, база второго дополнительного биполярного транзистора соединена с базой второго выходного транзистора промежуточного каскада и с четвертым источником опорного тока, коллектор первого дополнительного биполярного транзистора соединен с пятым источником опорного тока и со входом токового зеркала промежуточного каскада, неинвертирующий выход которого подключен к выходу устройства, а инвертирующий выход соединен с коллектором второго дополнительного биполярного транзистора, с базой выходного транзистора и шестым источником опорного тока. 2 з.п. ф-лы, 5 ил.

1. Арсенид-галлиевый операционный усилитель с повышенным коэффициентом усиления и малым уровнем систематической составляющей напряжения смещения нуля, содержащий первый (1) и второй (2) входы, а также потенциальный выход (3) устройства, входной дифференциальный каскад (4) с первым (5) и вторым (6) токовыми выходами, общий токовый вход которого (7) для установления статического режима транзисторов связан с первой (8) шиной источника питания через первый (9) источник опорного тока, первый (10) выходной транзистор промежуточного каскада, эмиттер которого соединен с первым (5) токовым выходом входного дифференциального каскада (4) и через первый (11) токостабилизирующий резистор подключен ко второй (12) шине источника питания, второй (13) выходной транзистор промежуточного каскада, эмиттер которого соединен со вторым (6) токовым выходом входного дифференциального каскада (4) и через второй (14) токостабилизирующий резистор связан со второй (12) шиной источника питания, причем база первого (10) выходного транзистора промежуточного каскада соединена с базой второго (13) выходного транзистора промежуточного каскада, токовое зеркало (15) промежуточного каскада, выходной транзистор (16), эмиттер которого соединен с выходом устройства (3) и через второй (17) источник опорного тока связан со второй (12) шиной источника питания, а коллектор соединен с первой (8) шиной источника питания, отличающийся тем, что в схему введены первый (18) и второй (19) дополнительные биполярные транзисторы, объединенные эмиттеры которых соединены с затвором дополнительного полевого транзистора (20) и через дополнительный резистор (21) подключены к объединенным базам первого (10) и второго (13) выходных транзисторов промежуточного каскада, которые соединены с истоком дополнительного полевого транзистора (20), сток дополнительного полевого транзистора (20) подключен ко второй (12) шине источника питания, база первого (18) дополнительного биполярного транзистора соединена с коллектором первого (10) выходного транзистора промежуточного каскада и через третий (22) источник опорного тока соединена с первой (8) шиной источника питания, база второго (19) дополнительного биполярного транзистора соединена с коллектором второго (13) выходного транзистора промежуточного каскада и через четвертый (23) источник опорного тока связана с первой (8) шиной источника питания, коллектор первого (18) дополнительного биполярного транзистора соединен с первой (8) шиной источника питания через пятый (24) источник опорного тока и связан со входом токового зеркала (15) промежуточного каскада, неинвертирующий выход которого подключен к выходу (3) устройства, а инвертирующий выход соединен с коллектором второго (19) дополнительного биполярного транзистора и базой выходного транзистора (16) и через шестой (25) источник опорного тока соединен с первой (8) шиной источника питания.

2. Арсенид-галлиевый операционный усилитель с повышенным коэффициентом усиления и малым уровнем систематической составляющей напряжения смещения нуля по п.1, отличающийся тем, что первый (9), второй (17), третий (22), четвертый (23), пятый (24), шестой (25) источники опорного тока выполнены по идентичным схемам на основе каскодного включения полевых транзисторов с управляющим p-n переходом, каждая из которых содержит выходной полевой транзистор (26), затвор которого соединен с истоком согласующего полевого транзистора (27) и связан с первой (8) шиной источника питания через вспомогательный резистор (28), причем затвор согласующего полевого транзистора (27) соединен с истоком согласующего полевого транзистора (27) через вспомогательный резистор (28), а сток согласующего полевого транзистора (27) подключен к истоку выходного полевого транзистора (26).

3. Арсенид-галлиевый операционный усилитель с повышенным коэффициентом усиления и малым уровнем систематической составляющей напряжения смещения нуля по п.1, отличающийся тем, что параллельно первому (9) источнику опорного тока включен идентичный ему дополнительный источник опорного тока (29), выполненный по идентичной ему схеме на основе каскодного включения полевых транзисторов и содержащий выходной полевой транзистор (26), затвор которого соединен с истоком согласующего полевого транзистора (27) и связан с первой (8) шиной источника питания через вспомогательный резистор (28), причем затвор согласующего полевого транзистора (27) соединен с истоком согласующего полевого транзистора (27) через вспомогательный резистор (28), а сток согласующего полевого транзистора (27) подключен к истоку выходного полевого транзистора (26).