Устройство для деления двоичных чисел Советский патент 1983 года по МПК G06F7/52 

ного делителя и регистра делителя, выходы второго сумматора-вьиитателя сое- динены соответственно с входами первой группы коммутатора, выходы третьего

сумматора-вычитателя соединены соответственно с входами второй группы коммутатора, выходы коммутатора соединены соответственно с входами регистра делимого.

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистр делимого, регистр делителя, регистр утроенного делителя, сдвиговый регистр частного и перёый сумматорвычитатель, причем .(i -И)- зюсод первой группы входов первого сумматоравычитателя соединен с i -м вьгходом регистра делимого (-/1 1, ... , Ц ; п разрядность операндов), входы второй группы сумматора-вычитателя соединены соответственно с выходами регистра делителя, выход знакового разрада регистра делимого соединен с управл$иощим входом первогосумматора-вычитателя, инверсный выход знакового разрада первого сумматора-вычитателя соединен с первым входом сдвигового регистра частного, отличающееся тем, что, с целью увеличения быстродействия, с:ю содержит второй и третий сумматорывычитат яи, коммутатор и блок анализа, содержащий три элемента ИЛИ и восемь элементов И, причем инверсный выход знакового разряда регистра делимого соединен с первыми входами первого, второго, третьего и четвертого леменачэв И, прямой выход знакового разряда регистра делимого соединен с первыми входами пятого, шестого, седьмого и восьмого элементов И, прямой выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами второго, четвер;того, пятого и седьмого элементов И, инверсный выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими вькодами первого и nsnroro элементов И, инверсный выход знакового разряда третьего сумматора-вычитателя соединен с третьими входами второго и шестого элементов И, . W ,вых6ды первого и второго, пятсяго и шесг того элементов И соединены соответственно с входами с первого по четвёртый первого элемента ИЛИ, выход которого соединен с вторым входом сдвигового регистра частного, выходы третьего и седьмого элементов И соединены соот;ъётственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым управл5аощнм входом 00 коммутатора, выходы четвертого и вось 1 мого элементов И соединены соответстОО 00 венно с первым и вторым входами третьего элемента ИЛИ, выход которого сое- Единен с вторым управляющим входом коммутатора, { -й выход регистра дели: мого соединен с ( +2)-ми входами пер-.; вых групп входов второго и третьего сумматоров чьмчитйтёяёй, управляющие входы которых соединены с выходом знакового разряда регистра делимого, а входы вторых групп второго и третьего сумматоров-в 1читателей соединены соответственно с выходами регистра утроен-

Изобретение относится к вычислитель-, ной технике и может быть использовано i в арифметических устройствах цифровых вычислителей.

Известно устройство для деления

двоичных чисел, содержащее сумматор, регистры делимого, делителя и частного и блок управления iT .

Недостатком известного устройства является низкое йлстродействие, обусловленное формированием в каждом цикле одной цифры частного.

Известно также устройство для деления чисел, формирующее в каждом цикле К ЦИФР частного и содержащее регистры делимого, делителя и частного, блок умножения, вычитатель, шифратор К цифр частного, регистр адреса, блок памяти, группы элементов И Щ} . Недостатком этого устройства является низкое бьютродействие, обусловленное многотакт- : костью формирования К цифр частного. , Наиболее близким к предлагаемому по технической сущности 5голяется устройстЬо для деления, содержащее регистры

делимого, делителя и частного, сумматор, дещи фатор, элементы ИЛИ, три группы элементов И причем первая группа входов сумматора соединена сойтветс-гвенно

с выходами регистра делимого, входы которого соединены соответственно с выходами сумматора и входами регистра частного, выходы которого соединены с первыми входами дешифратора, вторые . входы которого соединены с входами i делителя устройства, вторая группа вхо-; дов сумматора соединена соответственно с, выходами регистра делителя, входы которого соединены соответственно с вьрсодами элементов ИЛИ, входы которых соединены с выходами соответствующих элементов И i -и группы, первые входы которых соединены с н выходом дешифратора, вторые входы элементов И -и груЬпы соединены соответственно с входами i( -fo кратного делителя устройства (л ).

В данном устройстве операция деления без восстановления остатка производится посредством ряда итераций и определения в каждой итерации двух очередных разрадов частного по значениям остатков, вычисленных путем вычитания кратного делителя из кратного предыдущего остатка. Полученный таким образом остаток сохраняется до следующей и-дарации и становится в этой итерации кратным предьодущего остатка - 4 путем сдвига на два разряда влево L3.

Недостатком данного устройства является низкое быстродействие, обусловленное последовательным определением остатков и корректировкой предсказанных в итерации двух разрядов частного с помощью табличного дещифратора.

Цель изобретения - увеличение быстродействия устройства.

Поставленная цель достигается тем, что устройство для деления двоичных чисел, содержащее регистр делимого, регистр делителя, регистр утроенного делителя, сдвиговый регистр частного и первый сумматор-вычихателБ, причем ((1 1)-й вход первой группы входов первого сумматора-вычитателя соединен с -t -м выходом регистра делимого ( i 1, ... , П ; h - разрядность операндов), входы второй группы сумматора- ычитателя соединены соответственно с выходами регистра делителя, выход знакового разряда регистра делимого соединен с управляющим входом первого сумматора-вычитателя, инверсный выход знакового разряда первого сумматоравычитателя соединен с первым входом сдвиговогх) регистра частного, содержит второй и третий I сумматЧ5рЫ- Ь( коммутатор и блок анализа, содержащий три элемента ИЛИ и восемь элементов И причем инверсный выход знакового разряда регистра делимого соединен с первым входом первого, второго, третьего и четвертого элементов И;, прямой выход знакового разряда регистра делимого соединен с первыми входами пятого, шестого, седьмого и восьмого элементов И, прямой выход знакового разряда первого сумматора-вычитателя соединена с вторыми входами второго, четвертого пятого и седьмого элементов И, инверсный выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими выходами первого и пятого элементов И, инверсный выход знакового разряда третьего сумматора-вьгаитателя соединен с третьими входами второго и шестого элементов И, выходы первого, второго, пятого и шестого элементов И соединены соответственно с входами с первого по четвертый первого элемента ИЛИ, выход которого соединен с вторым входом сдви гового регистра частного, выходы третьего и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход Которого соединен с первым зшравляаощим входом коммутатора, выходы четвертого и восьмогю элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с вторым управл5йащим входом коммутатора, 4 -и выход регистра делим го соединен с ()ыц входами первых групп входов второго и третьего румматоров-вычитателей, управляющие входы которых соединены с вьссещом знакового разряда регистра делимого, а входы вторых групп второго и третьего сумматоров-«ьиитателей соединены соответственн с выходами регистра утроенного делителя и регистра делителя, выходы второго сумматора-вычитателя соединены соответственно с входами первой группы коммутатора, выходы третьегчэ сумматора-«ычитателя соединены соответственно входами второй группы коммутатора, вьь ходы коммутатора соединены соответс1 венно с входами регистра делимого. На 4яг. 1 приведена схема устройства для деления двоичных чисел; на фиг, 2-схема блока анализа. Устройство для деления двоичных чисе содержит первьй, второй и третий сумматоры-вьнитатели 1-3, блок 4 анализа, коммутатор 5, регистр 6 делимого, регистр 7 делителя, сдвиговый регистр 8 частного и регистр 9 утроенного делителя. Блок 4 аналйгй содержит элементы И 1О-17, элементы ИЛИ 18-2О. 1 334 Устройство для деления двоичных чиел работает следующим образом. Обозначим двоичное П -разр5здное делимое..А, двоичный П -разр1здный нормализованный делитель & , i -и разряд астного, определяемый по знаку (ci -t-l)го остатка Rj. , С . Разряд частного C,f и знак остатка (5н () связаны следующей логической. зависимостью: C--(3HR-,,). . (О Знак положитёльлнзго остатка кодируется нулем, а отрицательного - единицей При делении без восстановления остатка ; очередной остаток R вычисляют из предыдущего остатка к по фо1 1улам Ri, при (2) iR при . О) За одну итерацию определяют ос-гато R и два варианта следующего (1/+2)го остатка. В сдучае (2), если то M2R,,-6-4R,3B, если . 0 то ;-2R. 8 . ГЯ + - - В случае (3), если то 4R,fB, если R-| , то XT) Применяя (1) к знаковым разр5щам остатков и учитывая условия выбора одного из вариантов (i +2)нгю остатка -. - из формул (2) - (7). ,), Ct(3HR4)A (3HR.V;j3h( R-.iv v(SHR4)A(3HR,A(,«(3HR)A A ,) л ISHR- - V (3 и R|) л (HR)A ./: Для определения следующей пары раз. рядов частного за исходный остаток R берется один из варнантое (л t-2)-ro остатка , а именно: при раЬевстве знаАоаых разрядов Зн R и За истинным является остаток , 5, 1003 в остальных случаях,- R,42 Обозначим первое условие ГГ а второе П ,П(ЗнК)А(ЗнК,,М)л(з1Тк7;), n(5HR)A(iTR-;yy(3TR;)A(3HR,). Сначала производят подготовку операции деления: проверяют не будет ли переполнения разрядной сетки ( R А - 3 7 О) и вычисляют значение трехкратногою делителя (), которое и заносят в регистр 9. Эти предварительные деистВИЯ можно осуществить на сумматорах 1 и 3. и Затем выполняются к шагов деления,ij В каждом шаге (итерации) определяют два очередных разряда частного С, и С, При этом все сумматоры в случае (2) при положительном остатке R Овключают в режим вычитания, а в случае (3) 20 при R; О - в режим сложения. На выходах сумматоров 1. - 3 образуются коды знаков остатков .( i i и . соответственно. Инверсия знаково5336 го разряда текущего остатка Зн поступает в выходной регистр 8 как первый из двух разрядов частного С, . Второй разр5Щ частного определяют блоком 4 анализа, построенным в соответствии с формулой (9). При переходе к следующему шагу осуществляются сдвиг накопленных разрядов частного в регистре.8 и передача через коммутатор 5 истинного значения остатка с выходов сумматоров-вычитаталей 2 и 3 под управлением сигналов, сформированньк в блоке 4 анализа, в соответствии с формулами (10) и (11). Операция деления заканчивается, когда в регистре 8 частного накопится. П разрядов частного. Результат операции образуется за tt/2 шагов. Таким образом, предлагаемое устройство для деления двоичных чисел обладает быстродействием приблизительно в два раза большим, чем устройство-прототип.

i/.2