Устройство для умножения двоичных чисел в дополнительном коде Советский патент 1985 года по МПК G06F7/52 

Изобретение относится к цифровой электронной вычислительной технике и может быть использовано для постро ения матричных умножителей в процессорах электронных вычислительных машин. Цель изобретения - расширение области применения за счет возможности произвольного выбора количества разрядов операндов. На чертеже показана функциональная схема устройства для случая , . Устройство содержит матрицу элементов И 1, матрицу одноразрядных сумматоров 2, преобразователи 3 и 4 прямого кода в дополнительный, сумматор 5 по модулю два, входы 6 инфор мационных разрядов первого операнда, входы 7 информационных разрядоввторого операнда, вход 8 знакового разряда первого операнда, вход 9 знаковог разряда второго операнда, выходы 10 информационных разрядов, выход 11 зн кового разряда. Элементы и 1 матрицы и преобразователи 3 и 4 своими выходами соответственно 12, 13 и 14 подключены в соответствии со значени ями своих весов с входами одноразряд ных су-маторов 2 матрицы. Входы элементов И 1 матрицы соединены с входами 6 и 7. Входы сумматора 5 по модулю два подключены к входам 8 и 9. Информационные входы преобразователей 3 и 4 соединены соответственно с входами 6 и 7, а входы управления включением - с входами 9 и 8. Выходы суммы последних в каждом столбце сумматоров 2 матрицы соединены с выходами 10. Выход сумматора 5 по модулю два подключен к выходу VI. Устройство работает следующим образом. В прямом коде при выполнении oneрации умножения осуществляется умножение модулей по формуле IZ1 I х|-1у I.(1 ) Знак результата умножения определяется из выражения . sign Z sign к ® sign у. (2) Представление в дополнительном ко де (п-1)-разрядного двоичного числа можно описать выражением х,-А„.ЛЧ..2%о,сз) хг-2 х«+ А г де X - разряды дополнительного кода, которые могут принимать значения (О, 1J; X - знаковый разряд дополнительного кода, которьй может принимать значение О, 1); (п-1 ) - разрядность мантиссы числа х. Аналогичным образом может быть аписан второй сомножитель; Произведение двух чисел х и у заисывается в следующем виде: р-1п-1 г X2S -2 ГГо Ч- р-1 п-1 S12l2V4x тсО Учитьюая (2) выражение (4), описывающее так называемый алгоритм Бута, может быть представлено в виде Г (,„®,,),(.2%„Х2 -/,Д. .2-х,.-.2Н.х Четвертый член выражения (5 ) всегда положителен, что указывает на то, что числа X рГ у, представленные в дополнительном коде, перемножаются по описанию этой частью выражения так же, как это делается в прямом коде. При этом корректирующие коды, выраженные вторым и третьим членами (5 ), могут присутствовать или отсутствовать в нем в зависимости от наличия или отсутствия знака (-1 у первого или второго сомножителя. Преобразователь 3 (4 ) может быть построен в виде совокупности последовательно соединенных разрядных ячеек ,каждая из которых описывается следующей системой логических уравнений : D ABC VABC ВС; Е ЛВС где А - сигнал на входе управления включением; В - сигнал .на соответствующем информационном входе преобразователя ; С - сигнал на входе переноса;

31191

J} - сигнал на соответствующем

выходе преобразователя; Е - сигнал на выходе переносаj при этом в первой разрядной ячейке в качестве сигнала С используется 5 сигнал А.

Данная система уравнений может быть упрощена и соответственно упрощена конструкция преобразователя 3 (4). io Сущность его работы заключается в том, что приналичии сигнала О на входе управления включением, соединенном с входом 9 (вХ иа выходы 13 (14 ) информация не поступает (на этих вы- j ходах сформировано значение О), а при наличии на этом входе сигнала 1 преобразователь осуществляет пре- образование поступающего на его информационные входы с входов 6 (7J 20 операнда в дополнительный код, который и поступает с выходов 13 (14) преобразователя 3 (4) на входы соответствующих сумматоров 2 матрицы.

074

Срабатывание устройства происходит после подачи на его входы х и у сигналов операндов.

С входов 6 и 7 сигналы операндов поступают на элементы И 1 матрицы. На выходах элементов И 1 выраба- тьшаются сигналы произведений . С выходов элементов И 1 матрицы сигналы поступают на входы соответствующих сумматоров 2 матрицы. Одновременно с подачей сигналов на входы элементов И 1 сигналы операндов подаются на информационные входы преобразователей 3 и 4, которые при наличии информации о том, что другой операнд отрицателен (наличие сигнала I на входах 9 и 8 ), вырабатьшают значения : дополнительных кодов операндов, поступающие на входы соответствующих сумматоров 2 матрицы.

Процесс установленияв матрице сумма торов 2начинается с правого верхнего углаи распространяется вниз ивлево. Процесс заканчивается установлением ч -значения старшего разряда нижнейстрокй

63

li XL

7

Ч

б,

Ъ

TfZaa

j2jc

5п

Т

fe

/г

/2

/г

ог

aIT

Г

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДОПОЛНИТЕЛЬНОМ КОДЕ, содержащее матрицу элементов И, матрицу одноразрядных сумматоров и сумматор по модулю два, входы которого соединены с входами знаковых разрядов первого и второго операндов устройства, а выход подключен к выходу знакового разряда устройства, первые входы элементов И i-ro столбца матрицы подключены к входу i-ro информационного разряда первого операнда устройства (,...,n , п - количество информационных разрядов первого .операнда ), вторые входы элементов И j-й строки матрицы подключены к входу j-ro информационного разряда второго операнда устройства (,...,m; m - количество информационных разрядов второго операнда ), выход первого элемента И первой строки матрицы подключен к . ДУ первого информационного разряда устройства, выход суммы каясдого одноразрядного сумматора k-ro столбца матрицы подключен к входу следующего одноразрядного сумматора того же СЕгаюзкдя 13 « . -IriA БМ ЛёОГЕНА столбца матрицы (,...,п + m - I), выход суммы последнего одноразрядного сумматора k-го столбца матрицы соединен с выходом (k+1)-го информационного разрядаУстройства, выход переноса каждого одноразрядного сумматора 1-го столбца матрицы подключен к входу одноразрядного сумматора (i+l)-ro столбца матрицы (,...,n+m-2), выходы элементов И S-и диагонали матрицы подключены к }ходам одноразрядных сумматоров tS-l)-ro столбца матрицы (,...,п+ +т-I), отличающееся тем, что, с целью расширения области применения за счет возможности произвольного выбора количества разрядов (Л операндов, устройство содержит пер- вьй и второй преобразователи прямого кода, в дополнительный, информас ционные входы которых подключены к входам информационных разрядов соответственно первого и второго операндов устройства, а входы управ;О ления включением .соединены- с входами знаковых разрядов соответственно О второго и первого операндов устройства, выходы первого преобразователя прямого кода в дополнительный с первого по п-й соединены с входами одноразрядных сумматоров столбцов с га-го по (п+т)-й матрицы соответственно, выходы второго преобразователя прямого кода в дополнительный с первого по т-й соединены с вхо-. дами одноразрядных сумматоров с;.толб+г цов с п-го по (п+т)-й матрицы соответственно.

16,

62 ,

Ы

ТШ1Щ1221Щ,