Запоминающее устройство Советский патент 1986 года по МПК G11C11/40 

ьо

05 СО 1чЭ

Изобретение относится к вычислительной технике, а именно к за1юминаюни1м устройствам на МДП-транзисторах.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит адресные усилители 1, выходы которых соединены с входами дешифраторов строк 2 и столбцов 3, выходы которых соединены с соответствующими 1иинами накопителя 4, ключи 5, одни выходы которых соединены с шиной 6, другие - с дополнительными выходами адреснь х усилителей 1, дешифраторов строк 2 и столбцов 3 и накопителя 4, а управляющие входы 7 9 ключей 5 являются управляющими входами устройсгза.

Лдресиыс усили I :..,; ; ; ,: iiL,:i; торы 10 предзаряда, стоки KOTOpi.ix н;)дк,;почены к 1нине 11 питания, истоки соединены со стоками ключевых транзисгоро15 12 и являются выходами усилите.1е1|, истоли ключевых транзисторов 12 пб1,единены и являются дополнительными выходами усилителей, а затворы транзисторов 10 предзаряда являются уг1равляюн;ими входами 13 устройства.

Дешифраторы 2 и 3 содержат ключевые транзйторы 14, истоки которых oбьeдинef ы, а затвор1 1 в каждом денжфраторе яв.;1яются входами деншфраторов, стоки соединены с истоками транзисторов 15 предзаряда, стоки которых подключены к шине пигании, а затворы являются управляющими входами 13 и 16 устройства.

Фо)мирователь 17 управляющих си1налов содержит инвертор на транзисторах 18 и 19, элемент ИЛИ на транзисторах 20-22 и выходной усилитель на транзисторах 23-26. Один вход элеменга ИЛИ через инвертор соединен с управляющими входами 7 ключей 5 адреснь,1х усилителей, другой вход -- с управляющим входом 9 ключа 5 накопителя, выход элемента ИЛИ соединен с входом выходного усилителя, выход которого подключен к затворам 16 транзисторов предзаряда шин столбцов. Дополнительный ключ 27 из выходов подключен к шине 6 нулевого потенциала, другим - к дополнительному выходу де1пифратора 3 столбцов. Управляющий вход ключа 27 является управляющим входом 13 устройства. Шины 28 строк подключены к соответствующим выходам дешифратора 2 строк, а шины 29 столбцов - к выходам деи1ифратора столбцов 3. Между ц инами строк и столбцов имеются паразитные емкости 30 связи. Шипы столбцов также подключены к входам 31 формирователя сигналов считывания на элементе ИЛ И-НЕ 32, выход 33 которого служит информационным выходом устройства.

Устройство работает следующим образом. В промежуток времени, когда на управляющих входах 13 действует высокий потенциал, а на входах 7-9 - низкий, происходит предварительный заряд выходов адресных усилителей через т|)анзисторы 10, щии 28 строк - через транзисторы 15 дешифратора 2 строк и емкостей 30 связи -- через транзисторы 15 депшфратора 2 и ключ 27. После поступления кода адреса на затворы

ключевых транзисторов 12 адресных усилителей устанавливается высокий потенциал на )правляющем входе 7, отпираются соответствующие ключи 5, истоки которых соединены с 6 нулевого потенциала, и разряжаются соответствующие выходы адресных усилителей 1. Одновременно с началом работы адресных усилителей 1 прекращается предзаряд шин 28 строк накопителя (заканчивается импульс иа (ходс 13 дешифратора 2) емкостей 30 связи. Сигнал с управляющего входа 7 поступает также па вход инвертора, вы11о;1ненно1 о на транзисто)ах 18 и 19, и да.1ее на вход э.лемепта ИЛИ- на транзисторах 2(- 22, на другой вход элемента ИЛИ подается с управляющего

входа 9.

Таким образом, элемент ИЛИ формирует имнульс, начало которого совпадает с началом сигнала на входе 7, а конец - с нача..к)м сигнала на входе 9 устройства. Bi iходной усилите.. формирователя 17, выполненный на транзисторах 23--26, усиливает импульс, сформи к:)ваимый элементом ИЛИ. С выхода формирователя Г/ этот импульс подается на :,атворы 16 тра))зисторов 15 предзаряда столбцов, строки которых подключены к источнику 1 1 постояп1юго питания. Высокий потенциал на управляющем входе 8 вызывает отп;1рание соответствуюпхего ключа 5 и разряд певыбранных Н1ин стрсж накопителя в соотвегствии с кодом на затворах ключевых транзисторов 4 дешифратора 2.

Ио началу сигнала на управляющем входе 9 прекращается предзаряд шип 29 столбцов (заканчивается имггу.пьс на выходе 16 формирователя 17) и начинается рязряд певыбранных щин столбцов через дешифратор 3 столбцов и разряд (или неразряд - в зависимости от информации, храняющейся в выбранной ячейке na.MJти) выбранной цины

столбца накопителя чгрез выбранную ячейку памяти и транзистор 5 накопителя 4.

Каждая из шин столбцов подключена к соответствующему входу 31 элемента ИЛИНЕ 32. Псккольку все невыбрапные шины столбцов разряжаются, состояние выхода 33 выходного элемента ИЛИ-НЕ 32 определяется состоянием выбранного столбца, т. е. информацией, храняющсйся в выбранной ячейке памяти.

Формула изобретения

1. Запоминающее устройство, содержащее накопитель, адресные и разрядные щины которого соединены с выходами дешифраторов строк и столбцов соответственно, адресные входы которых являются адресными входами устройства первой и второй группы, формирователь сигналов считывания, выход которого является информационным выходом устройства, а входы соединены с разрядными щинами накопителя, ключи, одни входы которых соединены с щиной нулевого потенциала, другие - с соответствующими выходами дешифраторов строк и столбцов и накопителя, а управляющие входы ключей являются управляющими входами устройства, отличающееся тем, что, с целью повышения его быстродействия, оно содержит формирователь управляющих сигналов

И дополнительный ключ, причем выход формирователя управляющих сигналов соединен с управляющими входами дешифратора столбцов, а управляющие входы являются соответствующими управляющими входами устройства, информационный вход и выход дополнительного ключа соединены с выходом дешифратора столбцов и шиной нулевого потенциала соответственно, а управляющий вход является дополнительным управляющим входом устройства.

2. Устройство по п. 1, отличающееся тем, что формирователь управляющих сигналов содержит инвертор, элемент ИЛИ и усилитель, выход которого является выходом формирователя, а вход соединен с выходом элемента ИЛИ, один из входов которого соединен с выходом инвертора, вход которого и другой вход элемента ИЛИ являются управляющими входами формирователя.

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам. Может быть использован.о в быстродействующих запоминающих устройствах на Л1ДГ1-транзистора в интегральном исполнении. Целью изобретения является повышение быстродействия устройства. Оно содержит накопитель, дешифраторы строк и столбцов, входы которых являются адресными входами устройства, формирователь сигналов считывания, формирователь управляющих сигналов и ключей, включенные между соответствующими выходами накопителя, дешифраторов и общей тиной. Повышение быстродействия обеспечивается предзарядом шин устройства. 1 з.п. ф-лы, I ил.