Постоянное запоминающее устройство Советский патент 1987 года по МПК G11C17/00 

Изобретение относится к вычислительной технике и может быть иснользовано при проектировании постоянных запоминающих устройств в интегральном исполнении.

Цель изобретения - повышение быстродействия устройства.

На чертеже приведена схема устройства.

Устройство содержит матричный накопитель 1, дополнительный накопитель 2, группу элементов 3 разряда, группу элементов 4 предзаряда, элемент 5 разряда дополнительного накопителя, триггер 6 обращения, первый 7, второй 8 и третий 9 дифференциальные усилители, группу проходных элементов 10, проходной элемент 11, первый 12, второй 13 и третий 14 элементы предзаряда, блокирующий элемент 15. Элементы разряда 3 и 5, предзаряда 4, 11, 12 и 13, проходные элементы 10 и блокирующий элемент 15 выполнены на МДП- транзисторах. На чертеже показаны также входы выборки первой 16 и второй 17 групп, вход 18 обрапхения, первый 19 и второй 20 информационные выходы, шины 21 питания, шина 22 опорного напряжения и шина 23 нулевого потенциала устройства.

Устройство работает следуюшим образом.

Исходное состояние триггера 6 обращения нулевое. На входах 17 и 18 нулевой уровень, на входах 16 - единичный уровень ((). Поскольку на инверсном выходе триггера 6 обращения единичный уровень, то элементы 4, 12, 13 и 14 предзаряда открыты и на всех вертикальных щинах матричного 1 и дополнительного 2 накопителей и на вторых входах дифференциальных усилителей 7, 8 и 9 единичный уровень. Опорное напряжение на шине 22 ниже, чем напряжение единичного уровня на вторых входах дифференциальных усилителей на значение чувствительности дифференциальных усилителей. Этому состоянию соответствуют нулевые значения на выходах 19 и 20. Чувствительность современных дифференциальных усилителей на МДП-транзисторах составляет 0,1 В. Транзисторы элементов 12, 13 и 14 предзаряда имеют встроенный канал, поэтому напряжение на вторых входах дифференциальных усилителей равно , а значение опорного напряжения на шине 22 равно fnur- 0,1 В. Элементы 4 предзаряда и проходные элементы 10 выполнены на МДП-транзисторах с индуцированным каналом. Поэтому значение напряжения на вертикальных линиях равно Бинт 1,,9 В, а МДП-транзисторы проходных элементов 10 находятся в нредпороговом режиме, т. е. изменение напряжения на вертикальных щинах второй группы влечет соответствующее изменение потенциала на вторых входах диффе- рощиальных усилителей.

При обращении к устройству на вход 18 подается короткий импульсный сигнал Гу, который формируется при переключении любого из адресных сигналов (на чертеже схема выработки сигнала 7 не показана). Спад сигнала Ту происходит не ранее, чем произойдет переключение последнего по

времени адресного сигнала. По спаду сигнала ГУ формируется положительный фронт сигнала на прямом выходе триггера обращения 6 Tk, а затем спад сигнала на инверсном выходе триггера обращения Тр.

По спаду сигнала Ту формируется фронт сигнала на выбранной горизонтальной шине накопителей S, на выбранной вертикальной шине первой группы L матричного накопителя 1 и на первой щине дополнительного накопителя 2. Разряд последней производит5 ся через элемент 5 разряда.

В накопитель 1 записывается информация заказчика, а в накопитель 2 - единичная информация. Запись информации осуществляется путем изменения в процессе изготовления значения порогового напряже0 ния транзисторов связи накопителей 1 от нормального, равного -1 В и соответствующего коду единица, до уровня, превышающего максимальное напряжение на горизонтальной шине и соответствующего ко- ду ноль. Все транзисторы связи накопителя 2 имеют нормальное значение порогового напряжения.

При достижении на выбранной горизонтальной шине значения порогового напряжения начинается разряд вертикальных шин

Q второй группы Р и Ра, связанных с выбранной вертикальной шиной L первой группы матричного накопителя, если соответствующие транзисторы связи имеют нормальное значение порогового напряжения, и второй вертикальной шиной дополнительного на5 копителя.

При этом изменяется потенциал на вторых входах дифференциальных усилителей и на выходах последних устанавливается значение единицы (если соответствующие транзисторы связи имели нормальное знаQ чение порогового напряжения). Быстродействие устройства повышено благодаря исключению из цепи между выходом накопителя и входом дифференциального усилителя мультиплексора и постоянной готовности дифференциальных усилителей к приему информации благодаря работе проходных элементов в предпороговом режиме. Дифференциальный усилитель 9 срабатывает позже, чем дифференциальные усилители 7 и 8, благодаря тому, что дополQ нительный накопитель располагается в конце горизонтальной шины матричного накопителя и подъем напряжения на горизонтальной шине накопителя 2 происходит не раньше, чем на горизонтальной шине накопителя 1.

5

55

При срабатывании дифференциального усилителя 9 формируется фронт сигнала f. Этот сигнал используется для разрешения

записи в триггеры сигналов с выходов дифференциальных усилителей 7 и 8 (триггеры не показаны), а также для сброса триггера 6 обращения. При сбросе триггера обращения сначала устанавливается низкий уровень на прямом выходе, а за тем высокий уровень на инверсном выходе. При этом производится заряд ранее выбранных вертикальных щин (через элементы 4 предза- ряда), разряд ранее выбранной горизонтальной шины (через элемент 3 разряда), а также заряд вторых входов дифференциальных усилителей 7-9 (через элементы предзаряда 12, 13 и 14). Таким образом, устройство подготавливается к следующему циклу обращения.

Формула изобретения

Постоянное запоминающее устройство, содержащее матричный накопитель, вертикальные шины первой группы и горизонтальные шины которого являются соответственно входами выборки первой и второй групп устройства, дополнительный накопитель, группу элементов разряда, каждый из которых выполнен на МДП-транзисторе, сток которого подключен к соответствующей горизонтальной щине матричного и дополнительного накопителей, а исток - к шине нулевого потенциала устройства, группу элементов предзаряда, каждый из которых выполнен на МДП-транзисторе, исток которого подключен к соответствующей вертикальной щине матричного и дополнительного накопителей, а стОк - к щине питания устройства, элемент разряда дополнительного накопителя, выполненный на МДП-транзис- торе.,сток которого подключен к первой вертикальной шине дополнительного накопителя, а исток - к щине нулевого потенциала устройства, триггер обращения, единичный вход которого является входом обращения устройства, инверсный выход подключен к

0

5

0

5

0

5

затворам МДП-транзисторов группы элементов и группы элементов предзаряда, а прямой выход - к затвору МДП- транзистора элемента разряда дополнительного накопителя, первьт дифференциа. 1ь- ный усилитель, первый вход которого подключен к тине опорного напряжения устройства, а выход является первым . информационным выходом устройства, отличаюп(е- сся тем, что, с целью повыщения быстродействия устройства, в него введены ivropdii и третий дифференциальные усилители, первые входы которых соединены с первым входом первого дифференциального усилите.мя, а выход второго дифференциального уси. щ- теля является вторым информационным выходом устройства, группа проходных э.чсмоп- тов, каждый из которых выполнен на M/U1- транзисторе, исток которого подключен к со- ответствуюпхей вертикальной П1ине второй группы матричного накопителя, стоки нечетных и четных МДП-транзисторов группы проходных.элементов соединены соответственно с вторыми входами первого и второго дифференциальных усилителей, проходной элемент, выполненный па МДП-транзисторе, исток которого подключен к второй вертикальной щине дополнительь ого накопителя, а сток - к второму входу третьего дифференциального усилителя, затворы .МДП- транзисторов всех проходных элементов соединены с 1ииной питания, первый, второй и третий элементы предзаряда, каждый из которых выполнен на МДП-транзисторе, исток которого нодключен к второму входу соответствуюп1его дифференциального усилителя, сток - к шипе питания устройства, а затвор - к инверс юму выходу триггера опроса, блокирующий элемепт, выполненный на МДП-транзисторе, сток которого подк.чю- чен к вы.ходу третьего дифференциального усилителя и к входу сброса триггера обращения, исток - к шине нулевого потенциала устройства, а затвор - к инверсному выходу триггера обрапгения.

|f

Изобретение относится к области вычислительной техники и может быть исноль- зовано при проектировании постоянных запоминающих устройств в интегральном исполнении. Целью изобретения является повышение быстродействия устройства. Для дости- же)ия этой цели в устройство введены два дополнительных дифференциальных усилителя, проходные элементы и элементы пред- заряда входов дифференциальных усилителей. Это позволило по сравнению с прототипом сократить цепь между выходами накопителя и входами дифференциальных усилителей за счет исключения из этой цели мультиплексора. Кроме того, для проходных элементов создан предпороговый режим работы, благодаря которому срабатывание дифференциальных усилителей происходит при меньшем, чем в нрототипе, перепаде выходного напряжения накопителя. 1 ил. ОО о о сд 05 О1