Запоминающее устройство с обходом дефектных элементов памяти Советский патент 1988 года по МПК G11C29/00 

со

00

о

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств.

Цель изобретения - повышение надежности устройства.

На чертеже представлена функциональная схема запоминающего устройства с обходом дефектных элементов памяти.

Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первый блок 3 памяти, имеющий (п+к) разрядов (где п - разрядность слов, хранимых в блоке памяти, к - максимально допустимое число дефектных элементов памяти в ячейке памяти), второй блок 4 памяти, предназначенный для хранения кодов адресов неисправных ячеек памяти, третий блок 5 памяти, предназначенный для хранения кодов номеров неисправных разрядов, п-разрядный регистр б числа, п мультиплексоров 7 с (+К) информационными входами п, демультиплексо- ров 8 с (1+К) выходами, () элементов ИЛИ 9. Устройство имеет адресные входы 10, вход 11 чтения-записи, вход 12 обращения, информационные входы 3 и выходы 14.

Устройство работает следующим образом.

Запись числа из регистра 6 числа в блок 3 памяти.

На входы регистра 1 адреса и блока 4 памяти подают код адреса, по которому следует записать число из регистра 6. При этом в коде адреса в блоке 5 памяти записаны коды, определяющие в какие К из (п + К) разрядов блока 3 информация из разрядов регистра 6 числа не должна записываться. Допустим, в выбранном слове блока 3 разряды i, Е, т-й являются дефектными ( К) и , т.е. количество дефектов максимально допустимое для этого К. В этом случае в соответствии с кодами, поступающими с выходов блока 5 на унравляющие входы де- мультиплексоров 8, п разрядов регистра б соединяются соответственно с разрядами блока 3 с 1-го по (i-1)-й, с ()-гo по (F-1)-й, с (1+1)-го по (ш-1)-й, с ()-ro по (п+К)-и выбранной ячейки памяти.

Таким образом, в дефектные разряды (элементы памяти) ячейки памяти блока 3 информации из регистра 6 числа не записываются. При этом локализация дефектов несущественна, т.е. дефекты могут быть в любом из разрядов ячейки памяти.

Считывание числа из блока 3 в регистр 6 числа.

Считываемое слово было ранее записано по соответствующему адресу в п годных, из общего числа (п-|-К), разрядах блока 3. При подаче на входы регистра 1 и блока 4 кода адреса на выходах блока 5 появляются коды, поступающие на соответствующие управляющие входы мультиплексоров 7.

При этом на выхрды мультиплексоров 7 подключаются выходы соответствующих разрядов блока 3 памяти. Так, если в выбранном слове дефекты в i, f, m-м разрядах

блока 3, то на выходы мультиплексоров 7 подключаются соединенные с их информационными входами выходы с 1-го по (i-1)-й, с (i+l)-ro по (-1)-й, с (1+1)-го по (т-1)-й и с (т+1)-го по (п+К)-й разрядов блока 3. С этих разрядов блока 3 про- изводится запись числа в п разрядов регистра 6 числа.

Информация с дефектных разрядов (элементов памяти) на выходы мультиплексоров 7 не поступает. При этом также локализация дефектов несущественна. Важно, чтобы количество дефектных элементов памяти было не более К.

20

Формула изобретения

Запоминающее . устройство с обходом дефектных элементов памяти, содержащее первый, второй и третий блоки памяти, регистр адреса, дещифратор адреса, регистр

5 числа, мультиплексоры и элементы ИЛИ, причем входы регистра адреса и адресные входы второго блока памяти соединены поразрядно и являются адресными входами устройства, адресные входы третьего блока памяти соединены с выходами второго бло0 ка памяти, выходы регистра адреса подключены к входам дещифратора адреса, выходы которого соединены с адресными входами первого блока памяти, вдод чтения-записи и вход выборки первого блока памяти являются соответственно входом чтения-за5 писи и входом обращения устройства, входы и выходы разрядов регистра числа являются соответственно информационными входами и выходами устройства, отличающееся тем, что, с целью повышения на„ дежности устройства, в него введены де- мультиплексоры, причем входы разрядов регистра числа соединены с выходами соответствующих мультиплексоров, информационные входы i-ro мультиплексора соединены с выходами с i-ro по (1 + К)-й разрядов пер5 вого блока памяти (где ); п - количество разрядов регистра числа; К - количество допустимых дефектных элементов памяти в каждой ячейке памяти), управляющие входы мультиплексоров соединены с соответствующими выходами треть0 его блока памяти, выходы разрядов регистра числа соединены с информационными входами соответствующих демультиплек- соров, управляющие входы которых подключены к соответствующим выходам третьего блока памяти, выходы i-ro демультиплек- сора, кроме первого выходы первого де- мультиплексора и последнего выхода п-го демультиплексора, соединены через соответствующие элементы ИЛИ с входами с

5

313870474

i-го по i+K)-ft разрядов первого блокапервого блока памяти, вход (п + К)-го разпамяти, первый выход первого демультиплек-ряда которого соединен с (К-(-1)-м выходом

сора подключен к входу первого разрядап-го демультиплексора.

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретения- повышение надежности устройства. Изобретение позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах ячеек памяти блока памяти, при этом схема соединений не зависит от конкретной локализации дефектов. Устройство содержит первый блок 3 памяти с избыточным количеством разрядов, второй 4 и третий 5 блоки памяти, в которых хранятся коды адресов ячеек памяти и разрядов с дефектами, мультиплексоры 7, демультиплексоры 8 и элементы ИЛИ 9, которые соединяют входы и выходы блока 3 памяти и регистра 6 числа. Устройство также содержит регистр 1 адреса и дешифратор 2 адреса. 1 ил.