Устройство для контроля микропроцессорной системы Советский патент 1993 года по МПК G06F11/00 

оо

ел о со

00

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении микропроцессорных систем на базе микропроцессора КР580ИЕ80А.

Целью изобретения является повышение достоверности контроля.

На фиг. 1 изображена функциональная схема устройства; на фиг.2-5 - временные диаграммы работы устройства в различных режимах, где использованы обозначения, введенные на фиг.1; на фиг.б - алгоритм функционирования микропроцессора серии К580ИК80А в режимах ожидание и захват.

Устройство (см.фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4 и пятый 5 триггеры, первый 6, второй.7 и третий 8 элементы ИЛИ, первуюЭ, вторую 10 и третью 11 схемы сравнения, первый 12, третий 13 и второй 14 элементы И, элемент НЕ 15.

Входы устройства 16-23 соединены соответственно с входами (выходами) микропроцессора SYNC, Fi, WAIT, READY, F2. HOLD. HLDA, DBIN,

Рассмотрим назначение элементов устройства (фиг.1). Первый триггер 1 предназначен для фиксации несовпадения сигналов, вырабатываемых микропроцессором и вырабатываемых устройством контроля, Фиксация осуществляется по каждому заднему фронту (спаду) синхроимпульсов FI, формируемых микропроцессором. В исходном состоянии триггер установлен в 0й, в случае ошибки (неисправности) микропроцессорной системы триггер устанавливается в 1. Триггер может быть выполнен на базе двухступенчатого RSC-триггера. Цели его начальной установки условно не показаны.

Второй триггер 2 предназначен для определения начала машинного цикла. Триггер по каждому импульсу SYNC, вырабатываемом микропроцессором в начале каждого машиннбго, цикла, устанавливается в единичное состояние, разрешая работу триггеров 3 и 4. Затем в каждом цикле триггер устанавливается в нулевое состояние. Триггер может быть выполнен на базе двухступенчатого ICK-триггерз.

Третий триггер 3 предназначен для фиксации сигнала запроса режима ожидание, поступающего с выходом элемента НЕ 15. Установка триггера осуществляется по заднему фронту синхроимпульсов фазы F2 микропроцессора: при установке в единичное состояние - синхроимпульсов Гг второ0

5

0

5

0

5

0

5

0

5

го такта (Т2)работы микропроцессора, а при установке в нулевое состояние - синхроимпульсов того тактд, в котором был снят запрос на ожидание. Работа триггера 3 соответствует логике формирования сигнала на выходе микропроцессора WAIT. Триггер 3 может быть выполнен на DCV-триггере.

Четвертый 4 и пятый 5 триггеры предназначены для фиксации сигнала запроса состояния захват HOLD, поступающего на информационный вход четвертого триггера 4. Опрос и фиксации сигнала триггером 4 осуществляется по заднему Фронту синхроимпульсов фазы Ра второго такта ТК (сигнал 1 - запроса на захват) и в каждом такте, следующем на Т2 (сигнал О - снятие запроса на захват).

Пятый триггер 5 осуществляет опрос и фиксацию сигнала HOLD по синхроимпульсу фазы F2 такта ТЗ (сигнал 1 запрос на захват и по синхроимпульсу F2 в каждом такте следующем на ТЗ, т.е. в тактах состояния захват (сигнал О запроса на захват). Оба триггера 4 и 5 формируют на своих прямых выходах сигналы подтверждения состояния захват в соответствии с логикой формирования аналогичного сигнала на выходе HLDA микропроцессора. Четвертый 4 и пятый триггеры могут быть выполнены на базе двухступенчатой DCV- триггеров. Формирование триггерами 3, 4 и 5 на своих выходах сигналов, точно соответствующих сигналам, формируемым микропроцессором, осуществляется по алгоритму функционирования микропроцессора, приведенному на фиг.б.

Первый элемент 6 ИЛИ предназначен для обобщения сигналов, формируемых на выходах схем сравнения 9 и третьего 13 и второго 14 элементов И,

Второй 7 и третий 8 элементы ИЛИ предназначены для разрешения работы третьего 8 и четвертого 4 триггеров в тактах, следующих за вторым, когда триггер 2, управляющий работой этих триггеров, уже сброшен в ноль и не обеспечивает опрос триггером 3 сигнала READY по импульсу фазы F2 в режиме ожидание и триггером 4 сигнала HOLD по импульсу фазы F2 в режиме захват.

Первая 9, вторая 10 и третья 11 схемы сравнения предназначены для проверки правильности формирования микропроцессором сигналов подтверждения состояний ожидание и захват (формируемых микропроцессором на выходах WAIT и HLDA соответственно) и аналогичных сигналов,

формируемых устройством контроля на выходах триггеров 4, 5 и 3.

Элементы И 13 и 14 предназначены для передачи сигнала несовпадения с выходов схем сравнения 10 и 11 соответственно в требуемые моменты времени, т.е. в точном соответствии с алгоритмом, приведенном на фиг.6.

Первый элемент 12 И предназначен для сброса второго триггера 2 в .ноль в каждом машинном цикле микропроцессора. Установка в ноль второго триггера осуществляется в такте, следующим за вторым тактом, по синхроимпульсу Fr.:

Элемент НЕ 15 предназначен для преобразования сигнала готовность (READY) в инверсный сигнал. Это позволяет идентифицировать сигнал готовность в состоянии 1 на выходе инвертора - как сигнал запроса режима ожидание, а в состоянии О - как сигнал отсутствия запроса.

Рассмотрим работу устройства. Для него характерны три режима работы (в соответствии с алгоритмом, приведенным на фиг.6) :;

1. Контроль режима ожидание (см.фиг.2, фиг.6);. .

2. Контроль режима захват в циклах чтения и ввода или записи и вывода (см.фиг.З, фиг.4, фиг.6);. 3. Контроль режимов ожидание и захват при одновременном запросе (см.фиг.5, фиг.6); .;

Устройство работает следующем обра- зом. : ... : ;:: ; : . .- , . В исходном состоянии все элементы памяти находятся в нулевом состоянии (цепи сброса в О условно не показаны).

В первом режиме (см.фиг.2, фиг.6) в каждом машинном цикле по заднему фронту сигнала SYNC, поступающего на вход 16 устройства (см.фиг.2), срабатывает триггер 2 устанавливаясь в состояние 1 (момент времени t2 на фиг. 2) и разрешая тем самым запись сигнала READY (выход 15 на фиг.2) по заднему фронту импульса фазы F2 такта Т2. При наличии сигнала запроса на ожида- ние READY 1. Триггер 3 устанавливается в единичное состояние (момент времени t, фиг.2) формируя на своем прямом выходе копию сигнала подтверждения состояния ожидание, аналогично формируемому микропроцессором сигналу на выходе WAIT. Единичное состояние триггера 3 че- рез элемент 7ИЛИ подтверждает сигнал разрешения записи информации с выхода READY на входе V триггера 3. в то время как второй триггёр2, ранее разрешающий рабо5

0

..

с

0

5 05 0 5

ту триггера 3, устанавливается в нулевое состояние по переднему фронту импульса фазы FI в такте, следующим за тактом Т2 (см.фиг,2).

Таким образом, за счет единичного сигнала на выходе элемента 7 ИЛИ триггер 3 осуществляет опрос сигнала READY в каждом такте Tw (такты состояния ожидание) по синхроимпульсу фазы Fa. При пропадании сигнала READY 1, что соответствует снятию запроса на ожидание, по заднему фронту импульса фазы F2 (момент т.4 см.фиг.2) триггер 3 устанавливается в нулевое состояние, блокируя свою работу до следующего такта Т2 (за счет нулевого сигнала на выходе элемента 7 ИЛИ, момент ts на фиг.2). Установка триггера 3 в нулевое состояние имитирует выход микропроцессора из состояния ожидания и соответствующую этому установку нулевого уровня сигнала подтверждения ожидания. На аналогичном выходе WAIT микропроцессора также формируется нулевой сигнал по переднему фронту импульса фазы FI. Таким образом, на выходе триггера 3 и выходе . триггера 3 и выходе микропроцессора WAIT формируются синхронные сигналы, которые сравниваются схемой сравнения 9. Результат сравнения фиксируется в триггере 1 по заднемуфронту импульса фазы FL Дальнейшее распространение сигналов на выходах второй 10 и третьей 11 схем сравнения в режиме ожидание блокируется при помощи элементов 13 и 14И, посредством нулевого сигнала на инверсном выходе 3 (промежуток времени ti...ts см.фиг.2). В дальнейшем работа устройства аналогична рассмотренной выше.

В случае отсутствия сигнала READY 1 триггер 3 будет установлен в О, и сигнал, соответствующий сигналу подтверждения ожидания, генерироваться не будет, подобно тому, как и не будет генерироваться сигнал на выходе WAIT микропроцессора. При этом триггер 1 останется в нулевом состоянии (в случае правильной работы).

Во втором режиме, когда осуществляется переход микропроцессора в состояние захват и выход из него (при отсутствии запроса на ожидание), аналогично первому режиму во втором такте 12 осуществляется выработка единичного управляющего импульса на прямом выходе триггера 2 (промежуток времени ti...t4 фиг.З, фиг.4). Этот импульс разрешает работу четвертого триггера 4. который опрашивает сигнал HOLD по заднемуфронту импульса фазы F2. В случае, если появился запрос захват (HOLD i),

в момент времени (см.фиг.З, 4) триггер 4 устанавливается в единичное состояние аналогично тому, как микропроцессор извещает о переходе в состояние захват сигналом HLDA 1 устанавливаемым по пе- реднему фронту FI такта Т (см.фиг.З, 4). Единичное состояние триггера 4 снимает сигнал при длительной установки в ноль на R-входе триггера 5. Особенностью микропроцессора КР580 ИК80А является зависи- мость перехода в состояние захват от типа выполняемого цикла. Если выполнялся цикл чтения или вода, то переход в состояние захват осуществляется в такте, следующем за Т2, а если цикл записи или вывода - то в такте следующем на ТЗ. Эта особенность учтена в работе устройства при помощи триггера 5. В циклах чтения или ввода, когда сигнал DBIN 1, осуществляется сравнение сигнала микропроцессора HLDA и сигнала, формируемого на выходе триггера 4 (момент времени т.з фиг.З, см. выходы 22, 4). Сравнение обеспечивается наличие разрешающего сигнала DBIW на входе.элемен- та 14И, пропускающего результат сравнения на вход .элемента ИЛИ. Результат сравнения фиксируется триггером 1 по каждому заднему фронту импульсов фазы FI. В циклах записи или ввода сравнение сигнала HLDA осуществляется с сигналом, формируемым на выходе триггера 5. Установка триггера 5 в единичное состояние осуществляется с задержкой на один такт, т.е. в такте, следующим за ТЗ (момент ts- фиг.4). В этом случае сигнал DBIN 0, и сравнение осуществляется схемой сравнения 10, так как элемент 14 И заблокирован. В процессе дальнейшего функционирования в тактах захвата Т осуществляется оп- рос сигнала HOLD по заднему фронту импульса фазы F2 триггером 4. В случае, если сигнал запроса на захват снят (HOLD- 0), триггер 4 устанавливается в нулевое состояние (момент времени ts - фиг.ЗАб - фиг.4), устанавливая триггер 5 в ноль с некоторой задержкой, равной времени срабатывания триггера. В обоих случаях (в любых циклах) выход из состояния захват микропроцессор осуществляет по переднему фронту такта Т1 (см.фиг. 3, 4, фиг.6). Сигнал результата сравнения, поступающий через элементы 13 и 14, фиксируется в триггере 1 по заднему фронту синхроимпульса FI.

В третьем режиме, когда запросы на состояния ожидание и захват поступают одновременно (относительно импульса F2 в такте Т2). работа элементов устройства аналогично работе в первом и втором режимах.

0

0 с о 5 0 5 0

5

Особенностью является то, что сначала выполняется р ежим (ожидание, а потом захват), Это обеспечивается тем, что в режиме ожидание триггер 3 находится в единичном состоянии (интервал времени t2...t3 фиг.5), блокируя состояние О на своем инверсном выходе работу триггера 5 и передачу сигналов сравнения через элементы 13 и 14И.

При снятии сигнала О с инверсного выхода триггера 3 (по окончании режима ожидание) осуществляется установка в единичное состояние триггера 5 через так, а также разрешение на передачу результатов сравнения через элементы 13, 14 И в зависимости от типа цикла. В дальнейшем работа устройства полностью определяется работой во втором режиме.

Следует отметить, что при работе устройства на выходах элементов 7 и 8 ИЛИ в такте, следующим Т2 (см.фиг.2-4), возможны кратковременные перепады сигналов, связанные с асинхронностью срабатывания триггеров 2 и 3 (4). Однако, влияние указанных переходных процессоров на работу триггеров 3 и 4 не происходит из-за синхронизации по сигналу F2.

Переходные процессы (см.фиг.5, интервал t4...t5) связаны с асинхронностью сравниваемых сигналов WAIT и на выходе триггера 3. HLDA и на выходах триггера 4 и 5, могут привести к ложному срабатыванию триггера 1. С целью устранения данного эффекта необходимо выбирать быстродействие элемента, исходя из того, что срабатывание самой длинной цепочки сравнения сигналов должно заканчиваться к мо- менту прихода заднего фронта синхроимпульса FI, т.е. должно выполняться условие:

TF1 TDCV + ТМ2 + 2 + П ,

где гр-| - длительность синхроимпульса FI; TDCV , М2 ТЕ - 1 время срабатывания соответственно элементов: триггера DCV, сумматора по модулю 2, элементов И и ИЛИ.

Ф о р м ула изобретения

Устройство для контроля микропроцессорной системы, содержащее первую схему сравнения, с первого по третий элементы ИЛИ, первый и второй элементы И. первый триггер, причем выход первой схемы сравнения соединен с первым входом первого элемента ИЛИ, выход первого триггера является контрольным выходом устройства,

отличающееся тем, что, с целью повышения достоверности контроля, в него дополнительно введены с второго по пятый триггеры, третий элемент И, элемент НЕ, вторая и третья схемы сравнения, причем первый вход устройства соединен с выходом сигнала начала машинного цикла контролируемой микропроцессорной системы, с единичным входом и синхровхрдом второго триггера, инверсным входом первого элемента И, второй вход устройства соединен с первым выходом синхронизации контролируемой микропроцессорной системы, с входом синхронизации первого триггера и прямым входом первого элемента И, выход которого соединен с установочным входом второго триггера, нулевые входы первого и второго триггеров соединены с шиной нулевого потенциала. контролируемой микропроцессорной системы, третий вход устройства соединен с выходом подтверждения состояния ожидание контролируемой микропроцессорной системы, и с первым входом первой схемы сравнения, четвертый вход устройства соединен с входом запроса на ожидание контролируемой микропроцессорной системы и через элемент НЕ - с информационным входом третьего триггера, прямой выход которого соединен с вторым входом первой схемы сравнения, и первым входом второго элемента ИЛИ. второй вход которого соединен с прямым выходом второго триггера, выход второго элемента ИЛИ соединен с разрешающим входом третьего триггера, пятый вход устройства соединен с вторым выходом синхронизации контролируемой микропроцессорной системы и входами синхронизации

-.

15

с третьего по пятый триггеров, шестой вход устройства соединен с входом запроса на захват контролируемой микропроцессорной системы и информационным входом 5 четвертого триггера, прямой выход которого соединен с первым входом третьего элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с прямым выходом второго триггера, выход третьего элемента ИЛИ со- 10 единен с разрешающим входом четвертого триггера, прямой выход которого соединен с первым входом третьей схемы сравнения « и информационным входом пятого триггера, разрешающий вход которого соединен с инверсным выходом третьего триггера, инверсный выход четвертого триггера соединен с установочным входом пятого триггера, прямой выход которого соединен с первым входом второй схемы сравнения, вторые входы второй и третьей схем сравнения соединены с седьмым входом устройства, соединенным с выходом подтверждения состояния захват контролируемой микропроцессор- ос ной системы, восьмой вход устройства соединен с выходом сигнала чтения контролируемой микропроцессорной системы и первыми входами второго и третьего ... элементов И, вторые входы второго и треть- 30 его элементов И соединены соответственно с выходами второй и.третьей схем сравнения, третьи входы второго и третьего элементов И соединены с инверсным выходом триггера, выходы второго и третьего эле- 35 ментов И соединены соответственно с вторым и третьим входами первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера.

20

П 20

16 t9

г f5 7 3

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения микропроцессорных систем на базе микропроцессора КР580ИЕ80А. Целью изобретения является повышение достоверности контроля. Цель достигается путем введения в устройство триггеров 2, 3, 4, 5, схем сравнения 10 и 11, элемента И 13, инвертора 15. Сущность изобретения состоит в обнаружении простоев микропроцессорной системы и увеличении числа контролируемых управляющих сигналов, формируемых на шине управления. 6 ил. ел с

Фиг

TI

Т2

Фиг.З

ТЗ, Т1

TI

п so

f6

г

в

з

5 2

9

// 0

г

Jfii

Фиг 5