Функциональный преобразователь Советский патент 1993 года по МПК G06F15/31 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих специализированных устройств и систем управления- технологическими процессами.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в функциональный преобразователь, содержащий первый, второй и третий регистры, блок памяти, первый, второй и третий сумматоры, первый и второй регистры сдвига, первый, второй и третий коммутаторы, блок управления, первый выход которого подключен к объединенным между собой синх- ровходу первого регистра, синхровходу второго регистра, входам установки в ноль первого, второго и третьего сумматоров, входу установки единицы старшего разряда первого регистра сдвига, второй выход соединен со входами синхронизации третьего регистра, второго регистра сдвига и второго сумматора, информационные выходы которого подключены к шине, являющейся выходной шиной устройства, первая группа информационных входов соединена соответствующим образом с информационными выходами третьего сумматора, первый управляющий вход которого подключен к восьмому выходу блока управления, второй управляющий вход обьединен с первым-управляющим входом первого сумматора и подключен к седьмому выходу блока управления, третий выход которого соединен с .управляющими входами первого и второго коммутаторов, выходы первого коммутатора соединены и информационными входами третьего регистра, первая и вторая группа входов соединены соответственно с входной шиной аргумента А преобразователя и со старшей группой выходов блока памяти, адресные входы которого соединены с группой старших разрядов первого регистра, информационные входы которого подключены к входной шине аргумента ДХ преобразователя, группа выходов младших разрядов подключена к информационным входам второго регистра сдвига, входная

Ё

00

о

х|

N Ю

шина аргумента а X преобразователя подключена к информационным входам второго регистра, информационные выходы которого соединены с первой группой входов третьего коммутатора, вторая группа входов которого соединена с информационными выходами третьего регистра, выходы подключены к информационным входам первого сумматора, второй управляющий вход которого подключен к шестому выходу блока управления, четвертый выход которого соединен с управляющим входом третьего коммутатора, девятый выход подключен к объединенным между собой управляющим входам первого и второго регистров сдвига и третьему управляющему входу первого сумматора, причем первый вход блока управления подключен к выходу старшего разряда второго регистра сдвига, третий вход - к объединенным между собой второму управляющему входу второго сумматора и выходу младшего разряда первого регистра сдвига, при этом группа младших разрядов блока памяти соединена с первой группой входов второго коммутатора, вто- рая.группа входов которого соединена с шиной аргумента Y преобразователя, выходы подключены к информационным входам второго сумматора, кроме того,, информационные выходы первого регистра сдвига соединены с информационными входами третьего сумматора, введены триггер и элемент сравнения, выход которого подключен к четвертому блоку управления, второй вход которого соединен с первым входом элемента сравнения и выходом триггера, первый вход которого подключен к пятому выходу блока управления,эторой вход объединенсо вторым входом элемента сравнения и подключен к выходу ста рш.его разряда первого сумматора, при этом блок управления содержит переключатель, первый и второй RS-триггеры, формирователь, три элемента задержки, генератор тактовых иМ- пульсов, семь элементов 1/1, четыре злемеьн та ИЛИ и регистр сдвига, причем шина Пуск блока управления соединена с входом формирователя и входом переключателя, первый и второй выходы которого подключены соответственно к S и R входам первого RS-трйггера, выход которого соединен С первым входом первого элемента И, выход которого подключен к третьему выхо- ду блока управления, первый выход которого соединен с выходом формирователя, входом первого элемента задержки и первым входом первого элемента ИЛИ, второй вход которого соединен с третьим входом блока управления, второй выход которого подключен к объединённым между собой

второму входу первого элемента И, выходу первого элемента задержки, первому входу второго элемента ИЛИ и S-входу второго RS-трмггера, R-вход которого соединен с выходом первого элемента ИЛИ, выход соединен с первым входом второго элемента И, второй вход которого подключен к выходу генератора тактовых импульсов, выход соединен с управляющим входом регистра

0 сдвига, вход синхронизации которого соединен через второй элемент задержки с выходом третьего элемента ИЛИ, первый вход которого соединен с первым входом третьего элемента И и через третий элемент за5 держки с выходом второго элемента ИЛИ, второй вход которого подключен к объединенным между собой девятому выходу блока управления и выходу четвертого элемента И, первый вход которого соединен

0 с четвертым входом блока управления и инверсным входом пятого элемента И, второй вход подключен к прямому входу пятого элемента И и третьему входу регистра сдвига, первый выход которого соединен с пятым

5 выходом блока управления, второй выход подключен к первым входам шестого и седьмого элементов И, второй вход шестого элемента И соединен со вторым инверсным входом седьмого элемента И и подключен

0 ко второму входу блока управления, первый

вход которого соединен со вторым входом

третьего элемента И, выход которого под ключей к четвертому выходу блока управле ния и первому входу четвертого элемента

5 ИЛИ, выход которого соединен с шестым входом блока управления, второй вход объединен с выходом седьмого элемента И и подключен к восьмому выходу блока управления, седьмой выход которого соединен с

0 выходом шестого элемента И, причем выход пятого элемента И подключен ко второму входу третьего элемента ИЛИ.

Технических решений со сходными отличительными признаками не обнаружено,

5 следовательно , предложенное решение обладает существенными отличиями. Повышение быстродействия устройства достигается за счет введения в его состав триггера, элемента сравнения и новых свя0 зей.

. На фиг. 1 дана структурная схема функционального преобразователя; на фиг. 2 - блок управления,

Преобразователь содержит первый,

5 второй и третий регистры 1-3, блок 4 памяти, первый, второй и третий сумматоры 5-7, первый и второй регистры сдвига 8 и 9, первый, второй и третий коммутаторы 10-12, триггер 13, элемент 14 сравнения и блок 15 управления, первый выход которого подключей к объединенным между собой синх- ровходу первого регистра 1, синхровходу второго регистра 2, входам установки в ноль первого, второго и третьего сумматоров 5- 7, входу установки единицы старшего разряда первого регистра 8 сдвига, второй выход соединен со входами синхронизации третьего регистра 3, второго регистра 9 сдвига и второго сумматора б, информационные выходы которого подключены к шине, являющейся выходной шиной устройства, первая группа информационных входов соединена соответствующим образом с информационными выходами третьего сумматора 7. первый управляющий вход которого подключен к восьмому выходу блока 15 управления, второй управляющий вход объединен с первым управляющим входом первого сумматора 5 и подключен к седьмому выходу блока 15 управления, третий выход которого соеди-. нен с управляющими входами первого и второго коммутаторов 10 и 11, выходы первого коммутатора 10 соединены с информационными входами третьего регистра 3. первая и вторая группа.входов соединены соответственно с входной шиной аргумента ЛX и со старшей группой выходов блока 4 памяти, адресные выходы которого соединены с группой старших разрядов первого регистра 1, информационные входы которого подключены к входной шине аргумента X, группа выходов младших разрядов подключена к информационным входам второго регистра 9 сдвига, входная шина аргумента подключена к информационным входам второго.регистра 2, информационные выходы которого Соединены с первой группой входов третьего коммутатора 12, вторая группа входов которого соединена с информационными входами третьего регистра 3, выходы подключены к информационным входам первого сумматора 5,.второй управляющий вход которого подключен к шестому выходу блока 15 управления, четвертый выход которого соединен с управляющим входом третьего коммутатора 12, девятый выход подключен к объединенным между собой управляющему входу первого регистра 8 сдвига, управляющему, входу второго регистра 9 сдвига и третьему управляющему входу первого сумматора 5, причем пер- в.ый вход блока 15 управления подключен к выходу старшего разряда второго регистра 9 сдвига, третий вход подключен к объединенным между собой второму управляющему входу второго сумматора 6 и выходу младшего разряда первого регистра 8 сдвига, при этом группа младших разрядов блока 4 памяти соединена с первой группой

входов второго коммутатора. 11, вторая группа входов которого соединена с шиной аргумента Y, выходы подключены к информационным входам второго сумматора 6, 5 кроме того, информационные выходы первого регистра 8 сдвига соединены с информационными входами третьего сумматора 7, выход элемента 14 сравнения подключен к четвертому входу блока 15 управления, вто0 рой вход которого соединен с первым входом элемента 14 сравнения и выходом триггера 13, первый вход которого подключен к пятому выходу блока 15 управления, второй вход объединен с вторым входом

5 элемента 14 сравнения и подключен к выходу старшего разряда первого сумматора 5.

Блок 15 управления, структурная .схема которого приведена на фиг. 2. содержит пе0 реключатель, первый и второй триггеры 17 и 18, формирователь 19, три элемента задержки 20-22. генератор 23 тактовых импульсов, семь элементов И 24-30. четыре элемента ИЛИ 31-34 и регистр 35 сдвига,

5 причем шина Пуск блока 15 управления соединена со входом формирователя 19 и переключателя 16, первый и второй выходы которого подключены соответственно к S и R входам первого RS-триггера 17, выход ко0 торого соединен с первым входом первого элемента И 24, выход которого подключен к третьему выходу блока 15 управления, первый выход которого соединен с выходом формирователя 19, входом первого элемен5 та 20 задержки и первым вхоДом первого элемента ИЛИ 31. второй вход которого соединен с третьим входом блока 15 управления, второй выход которого подключен к объединенным между собой второму входу

0 первого элемента И 24, выходу первого элемента 20 задержки, первому входу второго . элемента ИЛИ 32 и S-входу второго RS-триггера 18, R-вход которого соединен с выходом первого элемента ИЛИ 32, выход

5 соединен с первым входом второго элемента И 25, второй вход которого подключен к выходу генератора 23 тактовых импульсов, выход соединен с управляющим входом регистра 35 сдвига, вход синхронизации кото0 рого соединен через второй элемент 21 задержки с выходом третьего элемента ИЛИ 33, первый вход которого соединен с первым входом третьего элемента И 26 и через третий элемент задержки 22 с выходом вто5 рого элемента ИЛИ 32, второй вход которого подключен к объединенным между собой девятому выходу блока 15 управления и выходу четвертого элемента И 27, первый вход которого соединен с четвертым входом блока 15 управления и инверсным входом пятого элемента И 28, второй вход подключен к прямому входу пятого элемента И 28 и третьему выходу регистра 35 сдвига, первый выход которого соединен с пятым выходом блока 15 управления, второй выход подключен к первым входам шестого и седьмого элементов И 29 и 30, второй выход шестого элемента И 29 соединен со вторым инверсным входом седьмого элемента И 30 и подключен ко второму входу блока 15 управления, первый вход которого соединен со вторым входом третьего элемента И 26, выход которого подключен к четвертому выходу блока 15 управления и первому входу четвертого элемента ИЛ И 34, выход которого соединен с шестым выходом блока 15 управления, второй вход объединен с выходом седьмого элемента И 30 и подключен к восьмому выходу блока 15 управления, седьмой выход которого соединен с выходом шестого элемента И 29, причем, выход пятого элемента И 28 подключен ко второму входу третьего элемента ИЛИ 33.

Устройство работает следующим образом.

Сигнал, определяющий начало цикла вычислений, по входу Пуск поступает на формирователь 19 блока 15 управления. Кроме того, по сигналу Пуск с помощью переключателя 16 фиксируется режим вычисления и устанавливается в соответствующее состояние первый триггер 17, формирователь 19 выбирает стандартный импульс, который поступает на первый выход блока 15 управления и обеспечивает обнуление первого, второго и третьего сумматоров 5-7, занесение аргумента X в первый регистр 1, приращение аргумента Д X во второй регистр 2, а также единицы в старший разряд первого регистра 8 сдвига. Сигнал с входа формирователя 19, кроме того, задерживается первым элементом 20 задержки на интервал времени, несколько превышающий длительность импульса, формируемого формирователем 19.

Таким образом, импульс, появляющийся на выходе первого элемента 20 задержки, обеспечивает переключение второго триггера в единичное состояние, а также занесение исходной информации. Так, если первый триггер 17 установлен в единичное состояние, что соответствует режиму вычислений с данными, хранимыми в блоке 4 памяти (элемент И 24 закрыт), в регистр 9 сдвига заносятся младшие разряды аргумента X. Выбираемые с блока 4 памяти по адресу, определяемому старшими разрядами первого регистра 1, значение Функции и приращение функции через первый и второй коммутаторы 10 и 11 заносятся во второй сумматор 6 и третий регистр 3 соответственно. Если первый регистр 17 установлен в нулевое состояние, что соответствует режиму вычислений е данными, поступающими извне в устройство (элемент И 24 открыт), в регистр 9 сдвига заносятся младшие разряды аргумента, а значение функции Y и приращение функции А через первый и второй коммутаторы 10 и 11 заносятся во

второй сумматор 6 и третий регистр 3 соответственно. Далее начинается основной цикл вычислений. Ни первом сумматоре 5 формируется величина так называемой оценочной функции F, знак которой определяет

порядок вычисления приращения функции A Y от заданного значения аргумента, При этом преобразователь работает следующим образом.

Если старший разряд величины X 0,... г

-1(младшие разряды аргумента) равен единице, то через третий коммутатор 12 на входы первого сумматора 5 поступает код величины А и при наличии сигнала с шестого выхода .блока 15 управления обеспечивает вычитание этой величины из содержимого первого сумматора 5: F F - -А. В противном случае элемент И 26 закрыт и операция вычитания не производится.

Импульсе выхода третьего элемента задержки 22 через элемент ИЛИ 33 и второй элемент задержки 21 поступает на вход регистра 35 сдвига, обеспечивая запись единицы в его младший разряд. Импульсы с

выхода генератора 23 импульсов начинают поступать через открытый элемент И 25 На вход регистра 35 сдвига, обеспечивая продвижение единицы по всем его разрядам. Первый из сигналов, формируемый на первом выходе регистра 35 сдвига, поступает на управляющий вход триггера 13, обеспечивая фиксацию в нем значения старшего (знакового) разряда первого сумматора 5. Далее анализируется знак оценочной

функции. Если F 0, то сигнал высокого уровня с выхода триггера 13 открывает элемент И 29, на второй вход которого поступает импульс со второго выхода регистра 35 сдвига, Сигнал с выхода элемента И 29 подается на вход управления сложением первого и третьего сумматоров 5. 7, обеспечивая выполнение операции суммирования к содержимому этих сумматоров содержимого второго регистра 2 и первого

регистра 8 сдвига соответствен но:

F F + AX; A Y « A Y н- И.

В случае, если F 0, то сигнал низкого уровня с выхода триггера 13 открывает по инверсному входу элемент И 30 и сигнал со второго выхода регистра 35 сдвига поступает на входы управления вычитанием первого и третьего сумматоров 5 и 7, обеспечивая выполнение операции вычитания. При этом в сумматорах формируются результаты:

F - F - АХ;

Д Y А Y-И.

Далее сравнивается знак F, полученный в предыдущем цикле (значение триггера 13), со знаком вновь вычисленной F (значение старшего разряда первого сумматора 5). Если знаки противоположные (сигнал высокого уровня на выходе элемента 14 сравнения), осуществляются следующие операции. С появлением сигнала на третьем выходе регистра 35 сдвига открывается элемент И 27. Импульс с выхода последнего поступает на управляющие входы первого сумматора 5, обеспечивая сдвиг его содержимого на разряд влево, т.е. F F-2, а также первого и второго регистров сдвига 8 и 9, обеспечивая сдвиг их содержимого, т.е. И И : 2; X 0, .... г - 1 X 0. .... г - 1 2, Далее повторяется весь основной цикл, начиная с анализа старшего разряда величины ,..., г-1.

Если знаки одинаковые (сигнал низкого уровня на выходе элемента 14 сравнения), осуществляются следующие операции. С появлением сигнала на третьем выходе регистра 35 сдвига по инверсному входу открывается элемент И 28 (элемент И 27 закрыт), Импульс с выхода элемента И 28 через элемент ИЛИ 33 и второй элемент 21 задержки поступает на вход регистра 35 сдвига, обеспечивая запись единицы в его младший разряд. Далее вычисляется новое значение оценочной функции и приращения Y без анализа старшего разряда величины X 0, ..., г - 1 и предыдущего значения И. Указанные операции будут выполняться до тех пор, пока знак оценочной функции не изменится на противоположный.

Формируемая на первом регистре 8 сдвига величина шага И служит для фиксации момента окончания вычислений. Первый регистр 8 сдвига имеет один дополнительный младший разряд. Наличие единицы в этом разряде свидетельствует о равенстве И 0, а следовательно, о завершении вычислений. При этом сигнал с дополнительного младшего разряда первого регистра 8 сдвига поступает через элемент ИЛИ 31 на второй триггер 18, устанавливая его в нулевое состояние, элемент И 25 закрывается, препятствуя тем самым прохождению импульсов с генератора 23 тактовых импульсов. Кроме того, сигнал с выхода дополнительного младшего разряда .первого

5 регистра 8 сдвига обеспечивает подсуммирование к содержимому второго сумматора

6 результата, содержащего втретьем сумма торе 7, т.е. f Y + A Y. На этом вычисления

заканчивается, а результат вычисления зна0 чения функции F снимается с выходов второго сумматора 6.

Оценим быстродействие предлагаемого устройства и прототипа. Время вычисления в устройстве-прототипе составит Ti 6rt, в

5 предлагаемом устройстве среднее время вычисления составит Т2 5rt, где t - частота тактовых импульсов. Например, для г 16 получим Ti 96t и Тз 80t, т.е. выигрыш в быстродействии составит примерно 17%.

0 Таким образом, предлагаемый функциональный преобразователь обладает большим б-ыстродействием по сравнению с прототипом и известными устройствами. Введение в устройство триггера, эле5 мента сравнения и новых связей способствовало достижению поставленной цели.

Функциональный преобразователь целесообразно использовать при построении специализированных быстродействующих

0 устройств вычислительной техники, а также систем управления и контроля. Внедрение функционального преобразователя обеспечивает большой эффект по сравнению с существующими устройствами и прототипом.

5 Создан макет устройства, который прошел лабораторные испытания, подтвердившие целесообразность его использования для промышленного применения.

0 Формула изобретения

1. Функциональный преобразователь, содержащий три регистра, блок памяти, три сумматора, два регистра сдвига, три коммутатора и блок управления, первый выход

5 которого подключен к синхровходам первого и второго регистров, входам установки в О первого, второго и третьего сумматоров, входу установки единицы старшего разряда первого регистра сдвига, второй выход бло0 ка управления соединен с синхровходами третьего регистра, второго регистра сдвига и второго сумматора, информационные выходы которого подключены к выходам преобразователя, информационные входы

5 первой группы второго сумматора соединены с информационными выходами третьего сумматора, вход управления вычитанием которого подключен к восьмому выходу блока управления, вход управления сложением - к входу управления сложением первого

сумматора и седьмому выходу блока управления, третий выход которого соединен с управляющими входами первого и второго коммутаторов, выходы первого коммутато- ра соединены с информационными входами третьего регистра, входы первой и второй групп первого коммутатора соединены соответственно с входной шиной аргумента А преобразователя и с выходом старших разрядов блока памяти, адресные входы ко- торого соединены с выходами старших разрядов первого регистра, информационные входы которого подключены к входной шине аргумента ДХ преобразователя, выходы младших разрядов первого регистра под- ключены к информационным входам второго регистра сдвига, входная шина аргумента X преобразователя подключена к информационным входам второго регистра, инфор- мационные выходы которого соединены с входами первой группы третьего коммутатора, входы второй группы которого соединены с информационными выходами третьего регистра, выходы третьего коммутатора подключены к информационным вхр- дам первого сумматора, вход управления вычитанием которого соединен с шестым выходом блока управления, четвертый выход которого соединен с управляющим входом третьего коммутатора, девятый выход блока управления подключен к управляющим входам первого и второго регистров сдвига и входу управления сдвигом первого сумматора, первый вход блока управления подключен к выходу старшего разряда вто- рого регистра сдвига, третий вход блока управления - к управляющему входу второго сумматора и выходу младшего разряда первого регистра сдвига, выходы младших разрядов блока памяти соединены с входами первой группы второго коммутатора, входы второй группы которого соединены с шиной аргумента Y преобразователя, выходы второго коммутатора подключены к информационным входам второй группы второго сумматора, информационные выходы первого регистра сдвига соединены с информационными входами третьего сумматора, о т- личающийся тем, что, с целью повышения быстродействия, он содержит триггер и элемент сравнения, выход которого подключен к четвертому входу блока управления, второй вход которого соединен с первым входом элемента сравнения и выходом триггера, управляющий вход которого подключен к пятому выходу блока управления, информационный вход триггера соединен с вторым входом элемента сравнения и подключен к выход старшего разряда первого сумматора.

2. Преобразователь по п. 1, о т л и ч а ю- щ и и с я тем, что блок управления содержит переключатель, два. RS-триггера, формирователь импульсов, три элемента задержки, генератор тактовых импульсов, семь элементов И, четыре элемента ИЛИ и регистр сдвига, причем вход запуска блока управления соединен с входом формирователя импульсов и входом переключателя, первый и второй выходы которого подключены соответственно к S- и R-входам первого RS-триггера, выход которого соединен с первым входом первого элемента И, выход которого подключен к третьему выходу б,лока управления, первый выход которого соединен с выходом формирователя импульсов, входом первого элемента задержки и первым входом первого элемента ИЛИ, второй вход которого соединен с третьим входом блока управления, второй выход которого подключен к объединенным второму входу первого элемента И, выходу первого элемента задержки, .первому входу второго элемента ИЛИ и S-входу второго RS-триггера, R-вход которого соединён с выходом первого элемента ИЛИ, выход второго RS-триггера соединен с первым входом второго элемента И, второй вход которого подключен к выходу генератора тактовых импульсов, выход втб- рого элемента И соединен с управляющим входом регистра сдвига, вход синхронизации которого соединен через второй элемент задержки с выходом третьего элемента ИЛИ, первый вход которого соединен с первым входом третьего элемента И и через третий элемент задержки с выходом второго элемента ИЛИ. второй вход которого подключен к объединенным девятому выходу блока управления и выходу четвертого элемента И, первый вход которого соединён с четвертым входом блока управления и инверсным входрм пятого элемента И, прямой вход которого подключен к второму входу четвертого элемента И и третьему выходу регистра сдвига, первый выход которого соединен с пятым выходом блока управления, второй выход регистра сдвига подключен к первым входам шестого и седьмого элементов И, второй вход шестого элемента И соединен с инверсным входом седьмого элемента И и подключен к второму входу блока управления, первый вход которого соединен с. вторым входом третьего элемента И, выход которого подключен к четвертому выходу блока управления и первому входу четвертого элемента ИЛИ, выход которого соединен с шестым выходом блока управления, второй вход четвертого элемента ИЛИ объединен с выходом седьмого элемента И и подключен к восьмому выходу

блока управления, седьмой выход которого выход пятого элемента И подключен к вто- соединен с выходом шестого элемента И, рому входу третьего элемента ИЛИ.

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных устройствах и системах управления технологическими процессами. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что функциональный преобразователь содержит три регистра, блок памяти, три сумматора, два регистра сдвига, три коммутатора, блок управления. 1 з.п. ф-лы, 2 ил.

. С